手机卡顿、电脑反应慢，这些日常困扰背后，是一颗颗DRAM芯片在默默支撑着我们的数字世界。
当我们点击鼠标、触摸屏幕时，是否曾想过这些即时响应背后是什么在支撑？手机从口袋拿出就能立即使用，电脑同时运行十几个程序也不崩溃，这背后都离不开一种被称为“假定DRAM”的技术基石。
我们日常对电子设备“理所应当”的流畅体验，实际上建立在对DRAM性能和可靠性的基本假设之上。
每当你滑动手机屏幕、在电脑上编辑文档时，都有一个看不见的助手在默默工作——DRAM（动态随机存取存储器）。它是计算机内存的主要组成部分，是CPU与长期存储器之间的桥梁-1。
DRAM为什么被称为“动态”？这与它的工作原理密切相关。每个DRAM单元由一个晶体管和一个微小电容组成，电容负责存储代表数据“0”或“1”的电荷-1。
这个设计巧妙却带来了一个根本挑战：电容存储的电荷会随时间泄漏，即使设备通电，信息也只能保持约2毫秒-6。
想象一下，如果每2毫秒就需要重新记忆所有信息，这听起来像是无法完成的任务。DRAM确实需要通过称为“刷新”的过程，每隔一段时间就重新写入数据以防止丢失-1。
这就是为什么它被称为“动态”存储器——它需要持续不断地“活动”来保持记忆。第一次提及假定DRAM，我们发现这些基础假设构成了现代计算的隐形契约：我们默认内存会可靠地保存数据直到主动改变它，却很少意识到背后每秒数百万次的刷新操作。
刷新操作按照行进行，每次刷新一整行存储单元-6。这个过程对用户完全透明，却消耗着可观的能量和时间资源。
在传统DRAM中，这已经是一项精密平衡的艺术：频繁刷新确保数据安全，但降低了性能；减少刷新提高速度，却可能丢失关键信息。
随着技术节点缩小，DRAM面临前所未有的物理限制。在10纳米以下制程中，电容体积缩小至仅10立方纳米，存储的电子数量不足100个-9。
这就导致数据保存时间从10毫秒缩短至1毫秒以内，DRAM需要更频繁刷新，功耗可能增加50%-9。与此同时，晶体管漏电流也从10纳安增至100纳安，进一步推高了待机功耗-9。
一项更严峻的安全挑战浮出水面：Rowhammer攻击。这种攻击通过反复访问（“敲击”）DRAM的特定行，导致物理上相邻行的存储单元发生位翻转-2。
想象一下，仅仅通过反复读取相邻信息，就能改变你没有访问的数据——这就像是通过反复看邻居家的窗户，就能改变你家中墙上的画作。
Rowhammer攻击最初于2014年被发现，随着存储单元尺寸缩小和间距缩短，这种攻击变得越来越实用-5。攻击者能够利用这一漏洞提升权限、窃取加密密钥，甚至绕过Linux系统的sudo保护-5。
针对这一问题，行业开发了Target Row Refresh(TRR)等防护技术，但2021年的Blacksmith攻击展示了如何通过更复杂的访问模式绕过这些防御-5。
更令人担忧的是，即使是最新的DDR5内存模块也无法完全免受攻击。研究人员开发了名为Phoenix的新型Rowhammer变种，成功攻击了测试中的所有15个DDR5模块-5。
这种攻击的时间窗口极短，仅需5秒至7分钟即可完成-5。第二次提及假定DRAM，我们发现原本对内存隔离和安全性的基本假设正面临挑战。
我们传统上认为，一个程序无法通过正常内存访问影响另一个程序的数据，但Rowhammer攻击打破了这个假设。
面对Rowhammer及其变种攻击，研究人员提出了多种创新解决方案。其中一种被称为ImPress的方法采取了新颖思路-7。
与那些限制行打开时间的方案不同，ImPress将长时间打开的行视为等同于激活，从而使Rowhammer解决方案对新型Row-Press攻击具有鲁棒性-7。
另一种方案BreakHammer则从不同角度解决问题，它跟踪触发Rowhammer预防措施的内存访问生成器，识别高风险的硬件线程-2。
然后根据线程的Rowhammer概率限制其可注入内存系统的即时请求数量-2。这种方法在实验中平均提高了系统性能48.7%，同时将良性应用程序的最大减速降低了14.6%-2。
更根本的防护措施包括使用具备错误校正码（ECC）的内存，虽然不能完全杜绝攻击，但能显著增加Rowhammer攻击难度-5。研究人员也建议降低刷新间隔，尽管这会增加功耗和芯片温度-5。
现代处理器内置的内存控制器也开始集成更精细的刷新机制，如细粒度刷新（Fine Granularity Refresh），通过修改存储单元的刷新行为来抵御Rowhammer攻击-5。
有趣的是，学术界正在推动行业改变传统的“隐藏式安全”做法。与密码学领域公开算法接受独立测试的做法不同，DRAM安全机制往往依赖专有解决方案-5。
研究人员建议内存制造商公开算法并接受独立评估，这可能是提高整体安全性的关键步骤。
当传统DRAM接近物理极限时，3D DRAM技术崭露头角。与通常被称为“3D内存”的高带宽内存（HBM）不同——HBM是将多颗2D DRAM通过硅通孔连接——真正的3D DRAM是在单一芯片内垂直堆叠存储单元-9。
这一技术突破来自比利时微电子研究中心（imec）与根特大学的研究团队，他们成功在300毫米硅晶圆上外延生长出120层Si/SiGe叠层结构，打破了此前60层的纪录-9。
这项突破的关键是碳元素掺杂技术，将碳作为“应力调节剂”，使位错密度降低90%，晶圆翘曲度降至符合光刻要求的8微米，良率提高至85%-9。
3D DRAM的商用前景广阔，尤其适合AI与数据中心场景。它的高密度存储（单颗容量可达160GB）可满足大模型训练需求-9。
与此同时，DRAM市场正经历代际更替。2025年初至今，DRAM市场综合价格指数已攀升47.7%-4。
反常的是，即将被淘汰的DDR4价格甚至超过了主流的DDR5产品，这是因为三星、SK海力士和美光等主要制造商正将产能转向DDR5和HBM等高利润产品-4。
DDR5正在经历技术迭代的阵痛期，但AI服务器的爆发将成为最大驱动力。每台AI服务器搭载的DDR5容量是普通服务器的3-4倍-4。
未来已来：DDR6技术正处于研发阶段，三星、SK海力士和美光已完成DDR6原型芯片设计-4。
DDR6原生频率起步为8800MT/s，最高有望达到17600MT/s甚至21000MT/s，将采用4×24位子通道的多通道设计-4。第三次提及假定DRAM，我们开始重新思考未来计算架构中内存的角色。
随着3D堆叠、近内存计算等技术的发展，DRAM可能从被动的数据仓库转变为主动的协处理器。
从市场数据看，尽管DDR5已推出数年，2024年全球出货的消费级PC中约60%仍配备DDR4内存-4。全球在用服务器中约45%仍使用DDR4-4。
但变革的浪潮不可阻挡，随着AI服务器需求增长和新平台只支持DDR5，市场正在快速转向。英特尔和AMD计划在2025年底推出的新平台将不再支持DDR4-4。
行走在电子产品卖场，消费者面对“DDR4”和“DDR5”的标签时，很少想到这些数字背后是存储单元从平面到立体的进化，是电容中电子数量从数百到数十的挑战。
我们习以为常的数字流畅体验，实际上建立在对DRAM性能和可靠性的基本假设之上，这些“假定”如同数字世界的氧气——看不见，却不可或缺。
