左丰国在演讲中展示的SeDRAM®技术芯片，通过异质集成工艺将DRAM存储阵列晶圆和逻辑晶圆3D堆叠，实现了每秒数十TB的内存访问带宽-9。
在AI芯片算力每年翻番的今天，你是否发现自己的电脑或手机在处理复杂任务时仍然会卡顿？问题可能不在处理器，而在内存与处理器之间那堵看不见的“墙”。
当ChatGPT等人工智能应用爆发式增长，全球对算力的需求正以指数级态势攀升时，传统内存已难以满足AI芯片对数据传输速度的要求-2。
传统DRAM的存储单元采用平面化设计，这一结构极大地限制了存储密度的提升-2。想象一下，你有一个固定大小的书架，传统技术只能在书架上平铺一层书，想增加藏书量就只能扩大书架面积。
在半导体世界里，这就是平面微缩的困境。随着DRAM制程工艺不断缩小，电流泄漏、信号干扰等问题愈发严重，尤其是16nm以下的DRAM制造，面临着巨大的技术挑战-2。
平面DRAM还有另一个致命问题：存储单元和周边电路抢地盘。在传统设计中，控制电路（周边电路）和存储单元阵列往往在同一平面上排布，就像在一张纸上既要画电路图又要写存储数据，空间利用效率极低。
更麻烦的是，随着制程微缩，电容器的制造变得越来越困难。DRAM存储单元中的电容器需要在极小的面积内保持足够的电荷存储能力，这就像要求你在针尖上修建一个水库。
面对平面扩展的困境，工程师们开始思考：为什么不能向空中发展？ 这正是堆叠式DRAM工艺的核心思想——把存储单元一层层堆叠起来，就像在城市中心建摩天大楼而不是平房。
堆叠式DRAM工艺与传统平面DRAM最大的不同在于，它先将晶体管做好，然后再在其上方制作电容器，电容器是堆叠在晶体管元件上的-6。这种思路的转变，打开了存储密度提升的新通道。
比较一下两种技术路径：沟槽技术是先制作电容器，然后再制作晶体管，电容器位于硅晶圆表面之下；而堆叠技术则是先制作晶体管，然后才制作电容器，电容器堆叠在晶体管之上-6。
这种转变不仅仅是制造顺序的调整，更是设计理念的革命。随着德商奇梦达于2009年初申请破产保护，70纳米DRAM成了沟槽技术最后一个正式量产的世代-6。堆叠式DRAM技术就此成为近年来唯一并持续进行微缩的DRAM工艺。
在堆叠式DRAM工艺中，4F²结构成为了关键突破口。这个看似晦涩的技术术语，实际上决定了存储密度能提升多少。
简单来说，4F²结构将传统水平分布的源极、栅极与漏极转化为垂直层级结构，使单个存储单元的面积缩减约三分之一-2。在DRAM中，最小特征尺寸F通常指字线或位线的宽度，或是它们之间的间距。
4F²作为一种简洁的存储单元布局密度表示方法，便于不同技术方案之间的比较-2。理论上，4F²单元的尺寸仅为6F²单元的三分之二，这意味着在不缩小最小特征尺寸的情况下，存储密度有望提高30%-2。
但存储密度的扩展并非仅受单元布局影响，还受到其他多种因素的制约，因此实际应用中密度提升幅度可能会低于理想状态下的30%-2。这就像城市规划，楼可以盖高，但也要考虑地基承受能力、电梯配置和消防安全等因素。
在全球堆叠式DRAM工艺的赛道上，三大巨头已经展开了激烈竞争，各自拿出了不同的技术方案。
三星正在积极开发垂直通道晶体管（VCT）DRAM，提出了“Cell-on-Peri（CoP）”架构，也就是将内存存储单元堆叠于周边电路之上-2-5。
三星的这一架构与现行多数DRAM将周边晶体管配置在存储单元下方的设计截然不同-5。该公司指出，传统架构在高温度堆叠制程中，周边电路容易因热应力受损，而CoP架构可有效降低这一风险-5。
SK海力士则全力推进垂直栅极（VG）DRAM，同样以4F²为核心技术架构-2。值得注意的是，SK海力士在2024年展示了采用5层堆叠结构的3D DRAM原型产品，其良率达到了56.1%，展现出了良好的产业化前景-2。
美光公司的技术路线有所不同，他们开发的NVDRAM（非易失性DRAM）采用4F²架构，结合了钌字线和CMOS底层阵列的铁电（HZO）DRAM技术-2。美光在3D DRAM专利领域占据优势，拥有数量众多的专利-2。
堆叠式DRAM工艺的兴起，可能为中国半导体产业提供一次难得的“换道超车”机会。原因很简单：这项技术的特点恰好与中国当前的半导体产业环境高度契合。
在3D DRAM的工艺流程中，图形化步骤大幅精简，高难度蚀刻/沉积工序显著增加-2。这意味着产业价值正在从光刻设备向蚀刻、沉积环节迁移-2。
而中国大陆在光刻设备资源方面受到一定限制，而3D DRAM的技术特点恰好使其对光刻设备的依赖程度较低-2。这一特点为中国大陆在3D DRAM领域的发展提供了有利条件。
国内企业已经取得重要进展。中微公司成功开发出深宽比达到90:1的刻蚀设备，能够满足3D DRAM制造过程中对高精度刻蚀的需求-2。青禾晶元等国产键合设备厂商也已经突破混合键合、常温键合等技术-2。
西安紫光国芯自主研发的SeDRAM®技术更是引人注目。这项堆叠嵌入式DRAM技术利用异质集成工艺将DRAM存储阵列晶圆和逻辑晶圆做3D堆叠，实现金属层直接互连-9。
相比传统HBM或DDR内存方案，SeDRAM®去掉了PHY-PHY互连结构，从而实现两者之间的超大带宽、超低功耗和低延迟的数据互连-9。
堆叠式DRAM工艺从实验室走向市场的道路已经逐渐清晰。根据行业预测，三星的VCT DRAM最快将在未来两到三年内推出实物产品-2。
行业巨头们的路线图也显示了堆叠式DRAM工艺的商业化进程。SK海力士发布的路线图显示，DDR6内存和3D DRAM技术预计将在2029至2031年期间落地-8。
这意味着个人电脑与服务器平台将在2029年后逐步完成从DDR5向DDR6的过渡，而3D DRAM将成为这一过渡的重要技术支撑-8。
在常规DRAM领域，厂商们将推进LPDDR6内存的量产；针对AI计算场景，则布局了LPDDR5X SOCAMM2、MRDIMM Gen2、LPDDR5R以及第二代CXL接口的LPDDR6-PIM等创新形态产品-8。
新兴企业也在积极布局。NEO Semiconductor公司推出了两款全新的3D X-DRAM单元设计，分别为1T1C（单晶体管单电容）和3T0C（三晶体管零电容）-2。按照计划，该公司预计于2026年生产出3D X-DRAM的概念验证测试芯片-2。
更令人兴奋的是，NEO Semiconductor基于3D X-DRAM技术，研发出了全球首款X-HBM架构-2。该架构实现了32K位数据总线和512Gbit的存储容量，其带宽和存储密度分别达到现有内存的16倍和10倍-2。
尽管堆叠式DRAM工艺前景广阔，但仍然面临诸多挑战。散热问题是其中最为突出的一个。
随着堆叠层数增加，如何在有限空间内有效散热成为了技术难题。一位行业人士指出：“继12-Hi HBM4之后，英伟达又提出了16-Hi的供货需求，因此我们正在制定非常快速的开发时间表。”-3
要在有限空间内塞进16层DRAM芯片，意味着晶圆厚度必须从目前的50µm压缩至30µm左右，而如此薄的晶圆在加工中极易损坏-3。
键合工艺也是竞争焦点。目前三星与美光主要采用TC-NCF技术，而SK海力士则坚持MR-MUF工艺-3。为了增加堆叠层数，粘合材料的厚度必须缩减到10µm以下-3。
另一个挑战是制造良率。在多层堆叠中使用晶圆对晶圆方案，会面临严峻的“良率乘法效应”-10。假设单层晶圆良率为90%，12层整张堆叠后的良率仅为约28%-10。
HBM的主流制造必须引入KGD（已知好片）策略：先把晶圆切开，挑出好的芯片，再一个个叠上去-10。这就需要建立全新的芯片对晶圆封装产线，更别提还要攻克硅通孔和超薄晶圆研磨（<40um）这两大工艺难题-10。
当全球存储巨头加速推进16层堆叠HBM芯片研发，目标是在2026年第四季度向英伟达供货时-3，西安紫光国芯的SeDRAM®技术已经实现了每秒数十TB的访存带宽-9。
随着三星的VCT DRAM、SK海力士的VG DRAM陆续从实验室走向产线，那个曾经困扰整个计算产业的“内存墙”正在被一层层堆叠的存储单元逐渐穿透。
未来打开手机或电脑时，那些即时响应的人工智能助手、流畅的多任务处理，背后可能正是一层又一层垂直堆叠的DRAM存储单元在默默工作。
网友A问： 经常听到“内存墙”这个词，堆叠式DRAM工艺到底是怎么解决这个问题的？原理是什么？
堆叠式DRAM工艺解决“内存墙”问题的核心原理可以用一个简单比喻理解：把原来的“平房社区”改建成“高楼大厦”。
传统平面DRAM就像平房，想要住更多人只能扩大占地面积，但处理器和内存之间的“距离”（物理和逻辑距离）就会变远，数据“走动”时间变长，形成所谓的“内存墙”。
而堆叠式DRAM工艺通过垂直堆叠存储单元，在不增加芯片面积的前提下，显著提高存储容量-2。
更关键的是，像西安紫光国芯的SeDRAM®技术这类先进堆叠方案，利用异质集成工艺将DRAM存储阵列晶圆和逻辑晶圆3D堆叠，实现金属层直接互连-9。
相比传统方案去掉了PHY-PHY互连结构，就像把两个办公室之间的走廊变成了直接连通的门，数据交换的路径更短、阻力更小，从而实现超大带宽、超低功耗和低延迟的数据互连-9。
三星的Cell-on-Peri架构则将存储单元堆叠于周边电路之上，与传统设计相比，这种布局减少了信号传输路径，提高了数据访问速度-5。
网友B问： 中国在堆叠式DRAM领域真的有“换道超车”的机会吗？目前发展到哪一步了？
中国在堆叠式DRAM领域确实有独特的“换道超车”机会，这主要得益于技术路径的变化。传统的平面DRAM制造对高端光刻机依赖极高，而堆叠式DRAM工艺的技术重心转向了刻蚀和沉积环节-2。
这种转变非常关键，因为中国大陆在光刻设备资源方面受到一定限制，而3D DRAM的技术特点恰好使其对光刻设备的依赖程度较低-2。
国内企业已经取得实质性进展。中微公司成功开发出深宽比达到90：1的刻蚀设备，能够满足3D DRAM制造过程中对高精度刻蚀的需求-2。
在键合技术方面，青禾晶元等国产键合设备厂商已经突破混合键合、常温键合等技术-2。西安紫光国芯的SeDRAM®技术更是已经实现产品化，为AI、HPC等应用场景提供高性能存储方案-9。
目前最新的第三代SeDRAM®技术可提供每秒数十TB的访存带宽和数十GB的内存容量，已被用在了一些极致高性能算力芯片的设计中-9。
当然，挑战依然存在。从NAND跨越到DRAM/HBM，本质上是一次“二次创业”，需要从底层器件物理、产线设备配置、封装工艺路径乃至生态认证都要重新建立-10。
网友C问： 堆叠层数是不是越多越好？未来会不会有100层以上的DRAM？
堆叠层数并非简单地越多越好，而是需要在性能、功耗、散热和良率之间找到最佳平衡点。就像盖楼，不是楼层越高越好，还要考虑地基承受能力、电梯配置和消防安全。
目前的技术挑战主要集中在几个方面：一是散热问题，随着堆叠层数增加，热量在垂直方向上的传导和散发变得更加困难-3。
二是物理极限，为了增加堆叠层数，晶圆厚度必须不断压缩。例如16层堆叠的HBM，晶圆厚度需要从目前的50µm压缩至30µm左右，而如此薄的晶圆在加工中极易损坏-3。
三是制造良率的“乘法效应”。假设单层晶圆良率为90%，12层整张堆叠后的良率可能仅为约28%-10。
根据行业蓝图，预计到2035年的HBM7才会实现20层和24层堆叠，而未来的HBM8也将止步于24层堆叠-3。SK海力士发布的路线图也显示，3D DRAM技术预计将在2029至2031年期间落地-8。
未来的发展方向可能不是单纯追求层数增加，而是通过材料和架构创新提升每层的性能。例如铠侠研发的高度可堆叠氧化物-半导体沟道晶体管，采用氧化物半导体材料，具有低关断电流特性，可以降低刷新功耗-7。
堆叠式DRAM工艺的未来，将是在层数、性能、功耗和成本之间找到最佳平衡点的艺术，而不是简单的数字竞赛。
