手机用久了开始卡顿，电脑开多个程序就反应迟缓，这些日常困扰背后，都指向同一个核心瓶颈——内存系统的DRAM布局正在面临前所未有的挑战。
DRAM的存储单元采用经典的1T1C结构，简单来说就是一个晶体管加一个电容-1。
每个存储单元通过二维行列结构进行组织，当需要读写数据时，系统首先解析行地址，选中一整行数据，然后从行缓存中选择特定列-1。这种看似合理的DRAM布局实际上已经成为现代计算系统的主要性能瓶颈之一。
DRAM的基本存储单元采用经典的1T1C结构，你可以把它想象成一个超微型仓库，晶体管是门卫，电容是仓库本身-1。
当需要存储数据“1”时，就往电容里充电荷；存储“0”时就放空电荷。这些单元按照二维行列结构整齐排列，就像一个大城市的街道网格系统。
每个存储单元通过二维行列结构进行组织，当处理器需要访问某个数据时，内存控制器会发送包含行地址和列地址的请求-1。DRAM首先对行地址进行解析，选中整行数据，这一整行被称为一个“页”。
然后通过读放大器将这一行的数据读到行缓存中，最后根据列地址挑选出具体需要的数据块。这种访问模式意味着，即使你只需要一个字节的数据，系统也不得不读取整行数据。
从微观到宏观，DRAM布局形成了一个复杂的层次体系。最基本的是存储单元，然后多个单元组成阵列，阵列之上是存储体，多个存储体构成一个芯片-1。
同一个芯片中的不同存储体共享控制线、地址线和数据线。由于芯片引脚数量有限，每个芯片通常只支持4到16比特的数据位宽-1。
为了满足现代处理器对64比特位宽的需求，多个芯片被组织成“秩”的结构。在同一个秩中，不同芯片共享地址线和控制线，但提供不同的数据部分。
例如，8个8比特位宽的芯片可以组合成一个64比特位宽的秩。我们日常见到的内存条（DIMM）上通常包含一个或多个秩，而为了提高内存访问性能，CPU可以通过多个通道连接这些物理内存条-1。
DRAM布局面临的挑战日益严峻，平面微缩已经接近物理极限。随着制程工艺的不断进步，存储单元的面积越来越小，但电容中能够存储的电荷量也随之减少。
这可不是闹着玩的，电荷量不足会导致数据容易被干扰，系统可靠性下降-6。
另一个关键问题是“内存墙”——处理器速度增长远快于内存速度提升，导致计算单元经常要等待数据从内存中传输过来。
在AI和高性能计算场景下，这个问题尤其突出。传统DRAM的高访问延迟已经成为许多应用的性能瓶颈-2。
刷新机制也带来不小的能耗负担。DRAM存储电容器中的电荷会泄漏，因此需要定期刷新，大约每32毫秒一次-8。这种刷新完全在DRAM芯片内部进行，虽然尽量减少能量浪费，但仍占据DRAM总功耗的10%以上。
面对平面微缩的极限，整个行业正在向第三维度寻求突破。3D DRAM技术通过垂直方向扩展存储单元，类似于从平房改建为高楼大厦，大幅提高了存储密度-3。
2025年IEEE VLSI研讨会上，有知名存储企业公布了未来三十年的研发路线图，计划将4F² VG平台与3D DRAM技术引入10纳米及以下制程的内存产品-3。
4F² VG技术通过将传统DRAM中的平面栅极结构改为垂直排列，有效减少了每个存储单元所占用的芯片面积-3。在这种架构中，将采用类似NAND闪存中的混合键合工艺，这可是个技术活！
高带宽内存（HBM）作为3D堆叠技术的成功典范，已经成为AI芯片的主流选择。它通过堆叠多个DRAM芯片并与处理器芯片封装在一起，大幅提升了数据传输带宽-4。
国际研究机构Yole预估，全球HBM市场规模将从2024年的170亿美元飙升至2030年的980亿美元-4。
针对DRAM的高延迟问题，研究人员提出了创新的解决方案。FASA-DRAM技术通过破坏性激活和延迟恢复来减少DRAM延迟-2。
它将数据移动过程分为两个阶段：第一阶段是负载减少的破坏性激活，以破坏性方式将数据提升到DRAM缓存中；第二阶段是延迟偷周期恢复，当DRAM存储体空闲时恢复原始数据-2。
这种方法的精妙之处在于，它将最耗时的恢复阶段与激活分离，并通过存储体级并行性隐藏恢复延迟。
评估结果显示，与DDR4 DRAM相比，FASA-DRAM在四核工作负载中的平均性能提高了19.9%，平均DRAM能耗降低了18.1%，而额外的面积开销不到3.4%-2。
材料与工艺的革新也在推动DRAM布局的演进。应用材料公司指出，DRAM芯片有三个主要区域：单元阵列、逻辑或核心区域以及外围设备-6。
这三个区域都需要微缩以满足对DRAM性能不断增长的需求。在单元阵列微缩方面，必须减小单元电容器和晶体管的尺寸，同时减小栅极和位线间的间距-6。
外围逻辑区域的优化同样关键。许多DRAM制造商一直在用高介电值材料取代多晶硅介电质，用金属栅极取代多晶硅栅极，以提高晶体管性能-6。
当多个不同的薄膜相互堆叠沉积时，薄膜中或界面上的任何缺陷都会对电子传输造成重大影响。
随着不同应用场景对内存需求的多样化，定制化成为DRAM布局的新趋势。DreamRAM工具的出现，使设计师能够根据特定应用需求，在MAT、子阵列、存储体和存储体间级别进行细粒度设计定制-5。
这种定制化DRAM布局方法能够打开一个前所未有的大型设计空间，实现性能、容量和功耗的最佳平衡。
在DreamRAM的设计空间中，研究人员已经识别出一些设计，与基准设计相比，在等带宽基础上带宽提高66%，在等容量基础上容量提高100%，在等功耗基础上每比特功耗和能量降低45%-5。
对于端侧AI设备，定制化存储方案更具优势。例如，华邦电的CUBE产品具有高带宽、低功耗、散热优化和可定制化特性，首批将应用于国外穿戴式设备与轻量AI眼镜等产品-4。
南亚科的定制化DRAM则采用高密度+3D IC+高带宽架构整合客户逻辑芯片，目标在2025年底完成验证-4。
当SK海力士已开始出货HBM4样品，三星计划年底量产HBM4，美光也规划明年推出同代产品时，普通用户手中的设备内存芯片里，三维堆叠的存储单元正在重塑数据流动的路径-4。
内存条上的芯片面积中，存储单元占50%-55%，外围逻辑电路占25-30%，周边线路占20%左右-8。未来三十年的研发路线图已经展开，传统平面栅极结构正被垂直排列取代-3。
简单说，就是你设备更快、更省电、更稳定。当DRAM布局从平面走向立体，同样大小的芯片能塞进更多存储单元，这意味着手机可以有更大内存而不增加体积。
延迟降低意味着应用启动、文件加载、游戏场景切换更流畅。能耗降低直接延长笔记本和平板电脑的续航时间。
定制化趋势让不同设备获得最适合的内存配置，游戏手机侧重高带宽，轻薄本注重低功耗，各取所需。
这俩完全不是一回事儿！SSD是非易失性存储，断电后数据还在，主要用于长期存储文件；DRAM是易失性内存，断电数据就没了，负责临时存放处理器正在使用的数据。
3D DRAM是给内存做“垂直扩建”，解决的是内存速度和容量问题；而SSD的3D堆叠是给硬盘做“垂直扩建”，解决的是存储容量和成本问题。
最直观的区别：DRAM速度比NAND闪存（SSD的核心）快近1000倍-6，但成本也高得多。未来设备很可能同时使用3D DRAM和3D NAND，各司其职。
三维化、定制化、近存计算是三个主要方向。三维堆叠会继续增加层数，从现在的十几层向几十层迈进，HBM5预计2028年成为主流-4。
定制化会根据不同应用场景“量体裁衣”，AI服务器需要超高带宽，物联网设备需要超低功耗，汽车电子需要超高可靠性，未来都会有专门的DRAM布局方案。
最近研究显示，通过优化存储体编译与布局的协同设计方法，能够降低约9.9%的功耗，同时缩短7.5%的关键路径延时-9。这为未来DRAM设计提供了新思路。
最前沿的是近存计算，让部分计算直接在内存中进行，减少数据搬运，这需要全新的DRAM布局设计，可能会彻底改变现有计算架构。
