一块指甲盖大小的芯片，竟然能装下几百部高清电影，这背后是一场从“摊大饼”到“叠千层”的存储技术革命。
你手中智能手机的流畅体验，电脑开机的高速瞬间，背后都离不开一块小小的闪存芯片。近年来，这块芯片的内部结构发生了翻天覆地的变化——从平面的“摊大饼”变成了垂直的“叠千层”。
十年前，一块主流固态硬盘容量可能只有128GB，价格却高达千元；如今，2TB容量的固态硬盘已进入寻常百姓家，价格也更加亲民。这场容量革命的核心，正是3D NAND技术-6。
在3D NAND诞生之前，NAND闪存一直沿着“二维微缩”的道路前进。制造商们通过精进光刻技术，不断缩小晶体管尺寸，在同样的芯片面积上塞进更多存储单元。
这条路走到十几纳米工艺节点时，遇到了物理极限：单元间隔太近导致电荷相互干扰，数据可靠性急剧下降-3。
“这就好比在越来越小的房间里塞进越来越多的人，人与人之间难免会互相干扰。”一位半导体工程师这样形容2D NAND的困境-6。
行业迫切需要新思路。既然平面已经“人满为患”，为什么不向上发展？于是，3D NAND结构介绍的第一个核心概念应运而生：垂直堆叠。通过将存储单元像楼房一样一层层堆叠起来，实现在不增加芯片面积的情况下大幅提升容量-1。
3D NAND的基本结构就像一栋精心设计的楼房。地基是硅衬底，“楼层”则是由绝缘材料和导电材料交替堆叠而成。每个“楼层”都包含大量的存储单元-6。
具体来说，存储单元串（NAND String）是3D NAND的核心结构，它由多个存储单元垂直堆叠而成，形成一条“垂直通道”。这些单元共享一条穿过堆叠层的柱状硅通道-1。
与传统2D NAND的浮栅晶体管不同，3D NAND普遍采用电荷陷阱型存储单元。电荷被储存在绝缘的氮化硅层中，而非导电的浮栅中。这种设计减少了单元间的干扰，提高了可靠性-6。
想象一下，这就像用许多小盒子垂直堆叠成一个高塔，每个盒子都能独立存储电荷，代表一个数据位。盒子之间用绝缘材料隔开，防止电荷互相干扰。
当前，全球存储厂商正在上演一场激烈的“层数竞赛”。2025年，SK海力士已开始出货321层3D NAND，长江存储也实现了基于Xtacking 4.0架构的294层3D NAND量产-7。
铠侠和西部数据则推出了采用CBA（CMOS直接键合至阵列）技术的332层3D NAND，实现了4.8Gb/s的接口速度-2。
在这场竞赛中，出现了多种创新的3D NAND架构。长江存储的晶栈（Xtacking）技术，将存储阵列和外围电路分别在两片晶圆上制造，然后通过金属垂直互联通道键合在一起-3。
这种设计让存储密度更高、性能更强。与传统架构相比，晶栈技术可使芯片面积减少约25%，性能提升至传统产品的3倍-7。
随着堆叠层数不断增加，3D NAND的制造面临前所未有的挑战。要在硅片上堆叠数百层材料，需要极高的工艺精度和一致性-6。
高深宽比刻蚀成为关键技术瓶颈之一。当刻蚀深度达到几十微米时，要形成一个完美的垂直孔洞极其困难。应用材料公司为此开发了专门的蚀刻技术和薄膜沉积技术-1。
另一个挑战是“楼梯”结构的制造。在3D NAND中，需要为每一层存储单元提供独立的电连接，这通过制造一个阶梯状结构来实现。随着层数增加，这个“楼梯”变得越来越复杂-1。
为了应对这些挑战，imec等研究机构正在开发创新技术，如在存储单元之间集成气隙以减少干扰，以及通过电荷陷阱层分离提高数据保持能力-6。
当我们谈论3D NAND的未来时，一个关键问题是：堆叠层数会一直增加下去吗？行业预测到2030年，3D NAND的堆叠层数可能达到1000层-6。
但单纯增加层数已不再是唯一的技术路径。减小每层的厚度（Z间距缩放）成为控制成本的关键。通过将相邻字线间的间距从约40纳米进一步缩小，制造商可以在同样的堆叠高度内容纳更多存储层-6。
层堆叠技术是另一个发展方向。制造商可以先制造250层的存储单元，然后将四层堆叠在一起，形成一个1000层的3D NAND芯片。这种方法可以规避一次性制造过多层带来的技术难题-6。
未来，多阵列键合可能成为新的技术方向——将多个存储阵列键合到单个CMOS晶圆上，甚至将多个阵列晶圆键合到多个CMOS晶圆上-6。
层数竞赛还在继续，从300层到400层的门槛即将被跨越。存储芯片的“千层饼”越叠越高，三星、铠侠和长江存储的技术路线图上，500层已不再是遥不可及的目标。
当指甲盖大小的芯片能装下整个图书馆的信息时，数据存储的成本和物理边界都将被重新定义。这场存储技术的立体革命，才刚刚拉开序幕。
