看到指甲盖大小的芯片里堆叠着上百层存储单元，就像一幢微缩摩天大楼，第一次在电子显微镜下看到3D NAND结构时，我这位芯片工程师都被震撼得说不出话。
每次打开手机或电脑，我们都在产生数据——照片、视频、文档...你有没有算过自己手机里存了多少东西？全球每年产生的数据量已经达到惊人的数百泽字节，这催生了对大容量、低成本存储技术的巨大需求-1。
NAND闪存市场早就超过每年600亿美元，而且还在快速增长-1。但问题来了：传统2D NAND平面结构已经逼近物理极限，在十几纳米的尺度下，每个存储单元只剩下几个电子，再缩小尺寸既困难又不经济-3。
怎么办？工程师们的解决方案相当“立体思维”——既然平面铺不开了，那就向上发展！这就是3D NAND制程流程背后的根本逻辑-10。
聊3D NAND得先搞清楚它和传统2D NAND的区别。简单说，2D NAND就像是平房，所有房间都在同一层；而3D NAND则是高楼大厦，通过垂直堆叠多层存储单元来增加容量。
说起来容易做起来难。在2D NAND中，光刻技术是推动制程进步的主要动力，但在3D NAND中，光刻的角色大大减弱，整个制程流程更多地依赖于沉积和蚀刻技术-3。
随着2D NAND在16纳米、15纳米甚至14纳米节点遇到瓶颈，每个存储单元的电子数量变得太少，而串扰问题使得进一步缩小尺寸变得困难且不经济-3。这时3D NAND就应运而生，它的核心思想不再是缩小单个存储单元的尺寸，而是通过垂直堆叠增加存储密度。
现在我们来深入探讨3D NAND制程流程的具体实现。目前行业里有两大主流技术流派，各有千秋。
东芝开发了被称为Bit Cost Scalable(BiCS)的工艺，采用“先栅极”方法。这个流程是先交替沉积氧化物层和多晶硅层，然后在层堆叠中形成通道孔，并填充氧化物-氮化物-氧化物和pSi-3。
三星则走了另一条路线，开发了Terabit Cell Array Transistor(TCAT)工艺，这是一种“后栅极”方法。它沉积的是交替的氧化物和氮化物层，形成穿过这些层的通道并填充ONO和pSi-3。
这两种工艺都能制造出电荷陷阱存储单元-3。它们最根本的区别在于，BiCS使用多晶硅字线的先栅极方法，而TCAT则使用钨字线的后栅极方法-3。
英特尔-美光选择了一条类似于BiCS的路径，但他们构建的是浮栅极，而不是电荷陷阱-3。
随着堆叠层数不断增加，3D NAND制程流程面临着严峻的技术挑战。想象一下，要在不到头发丝直径的厚度内堆叠超过128层存储单元，这技术难度堪比微雕艺术。
当行业向128层甚至更多层发展时，堆叠高度接近7微米，硬掩膜的厚度约为2-3微米，通道孔的深宽比正在接近90到100-7。
高深宽比蚀刻面临的主要挑战包括离子和中性反应物被遮蔽、深宽比相关传导以及离子角分布问题，这些都可能导致关键尺寸变化、刻蚀不完全、弯曲和扭曲等缺陷-7。
当堆叠层数继续增加时，可能会出现“串堆叠”技术。在串堆叠中，首先沉积一些层，这些层被完全加工成存储单元，然后再沉积和加工一个或更多额外的存储堆叠-3。这种方法会增加掩模和复杂性，但会使通道孔的形成更快更轻松-3。
从2D NAND转向3D NAND需要巨大的投资。美光的数据显示，从2D NAND节点转换到3D NAND节点的成本，是从2D节点转换到新2D节点成本的3到5倍-3。
这种成本差异主要源于设备需求的不同。2D NAND是光刻主导的工艺，而3D NAND则需要专门用于3D存储堆叠技术的沉积和蚀刻设备-3。
不过有趣的是，如果比较新建的2D NAND晶圆厂和3D NAND晶圆厂的成本，3D的资金成本实际上比2D还稍微低一点-3！这是因为3D NAND制造对昂贵的光刻设备依赖较少。
随着3D NAND扩展到64层及以上，所有主要制造商的位成本都将低于2D NAND的位成本-3。事实上，3D NAND的位密度已经显著高于2D NAND，64层3D NAND的位密度甚至超过了16纳米2D NAND的三倍-3。
3D NAND技术还在不断进化。从早期的24层堆叠，到现在市场上已经有超过200层的产品，这背后是材料和工艺的持续创新。
随着堆叠层数的增加，制造工艺需要解决越来越多的挑战。工程师们正在测试各种新方法，比如先蚀刻部分深度的通道孔，然后在侧壁上沉积保护性衬垫，再进行进一步的蚀刻-7。
这种添加衬垫的方法可以在不增加整个结构的关键尺寸的情况下进行额外的刻蚀，为刻蚀更小更深的孔开辟了有前途的途径-7。
原子层刻蚀技术也在进步，它包括表面改性继而刻蚀的自限性步骤。当多次重复这一循环时，原子层刻蚀可以将特征的高频粗糙度变得平整-7。测试显示，EUV通孔局部关键尺寸均匀性因此提升了56%-7。
三星的3D NAND技术路线图已经规划到300层以上，堆叠层数增长就像坐上了火箭。64层产品的位密度超过16纳米2D NAND的三倍，而128层产品的容量更是达到了惊人的1.33太比特-3。
当工程师第一次成功在芯片上堆叠存储单元时，就像攀登者首次站在珠峰之巅。美光展示的数据很能说明问题：相比2D 16纳米工艺，3D 32层工艺降低了30%的位成本，而64层工艺在此基础上又降低了30%-3。
