美光的工程师们曾比喻，如果把一个指甲盖大小的DRAM芯片放大到足球场那么大，那么芯片上的单个存储单元，就像是把地上的一根草叶反复对折五次后的大小-9。
在摩尔定律的驱策下，DRAM芯片的存储单元尺寸已经进入10纳米级别。每颗现代DRAM芯片上可能集成超过80亿个存储单元-9。光刻技术的物理极限，已经让物理学家们感到“不自主抽搐”-9。
DRAM的制造，可以看作是这个星球上最精密、最复杂的人类工业活动之一。制造芯片的洁净室，空气洁净度标准严苛到令人咋舌。
以美光爱达荷州的主要工厂为例，其Class 1洁净室要求每立方英尺空气中，直径大于0.1微米的灰尘颗粒不得超过1个-5。
与之形成鲜明对比的是，一座环境清洁的现代医院，每立方英尺空气中约有10，000个灰尘颗粒-5。这些净化后的空气在室内持续循环，工作人员必须穿戴全套特殊防护装备，确保没有任何粒子污染生产过程-5。
但这仅仅是挑战的开始。生产过程中，超过一千个独立工序需要在晶圆上依次进行，每一步都必须做到近乎完美-9。
这些工序在庞大、昂贵的专业设备上完成，而这些设备通常由全球数百家专业公司提供-9。整个过程 “无法回头”，任何一个在早期工序中产生的微小缺陷，都会被后续层层覆盖，最终可能导致整片晶圆报废-9。
为了保证制造的成功，美光的工厂每天从数十万个传感器收集海量数据，输入到一个容量高达10PB的制造执行系统中-9。检验系统每天分析超过一百万张图像，结合深度机器学习技术，在问题实际发生前就发出预警-9。
用业内人士的话说，这像是在用一台公交车大小的机器，通过深紫外线在石英光罩上“雕刻”电路，其目标是写出比所用光线波长还要小得多的图案-9。
制造DRAM的起点并非高精尖设备，而是普普通通的砂子。这些砂子经过开采和提炼，得到高纯度的硅原料-5。
第一步是生长出完美的单晶硅锭，直径通常为300毫米-5。这个硅锭随后被切割成厚度不足6毫米、表面高度抛光的纤薄晶圆-5。
真正的DRAM合成，是从这些晶圆被送入洁净室开始的。
核心工序之一是光刻，它类似于一种高精度的“投影”技术。晶圆首先被涂上一层感光液体（光阻剂），然后通过光罩（一种刻有电路图案的石英板）接受紫外光照射-5。被光照到的部分发生化学变化，形成保护层。
接下来的蚀刻步骤，会利用酸性液体或等离子气体，将没有光阻剂保护的氮化层去除，从而在晶圆上精确复制出光罩上的设计图案-5。
但这只是一个基本层次。一块DRAM芯片由数十层结构堆叠而成，每一层都需要重复类似的光刻和对准过程。如何确保每一层新图案都与下面各层精确对准，是确保芯片功能正常的关键-9。
业内常有“存储不分家”的说法，但这更多是从市场层面来看。从晶圆厂的工程视角看，DRAM和NAND是两种完全不同的技术路线，其底层逻辑和制造挑战差异巨大-3。
DRAM的核心是“1T1C”结构，即一个晶体管配一个电容-3。随着制程微缩，制造那个微小的电容器成了最大难点。它需要在极小的面积内，向纵深发展，做成一个高深宽比的结构，并使用高K介质材料和精密的原子层沉积工艺来控制漏电-3。
相比之下，3D NAND的核心挑战在于堆叠层数和深孔刻蚀，即如何在数百层交替堆叠的材料中，打出一个垂直的、完美的孔洞-3。两者经验复用度很低。
更现实的障碍在于生产线。一条DRAM产线和一条NAND产线，其核心设备配置可谓天差地别。
DRAM需要大量的原子层沉积设备来生长电容介质，而NAND则需要高功率的深孔刻蚀机-3。如果强行让NAND产线生产DRAM，结果会是：光刻机不够用，深孔刻蚀机大量闲置，而关键的电容沉积设备却根本没有-3。
补齐这些设备短板的投入是百亿美元级别的，且设备调试周期极长-3。从NAND转向DRAM，远非简单的产能切换，而是涉及底层物理、产线设备、工艺路径乃至商业生态的全面重构，堪称一次“二次创业”-3。
当平面微缩逐渐逼近物理极限，行业的眼光投向了垂直方向——3D DRAM。与传统DRAM在平面上排列存储单元不同，3D DRAM像摩天大楼一样，将存储单元沿垂直方向层层堆叠，从而在单位面积内实现存储密度的革命性提升-6。
全球领先的半导体研发机构imec联合根特大学，最近取得了标志性进展：成功在300毫米晶圆上生长出120层硅/硅锗叠层结构，打破了此前60层的纪录-6。
这项突破的关键在于用微量碳元素作为“应力调节剂”，解决了多层材料堆叠时因晶格不匹配而产生的巨大应力，将晶圆翘曲度控制在光刻工艺要求的范围内，将良率从传统工艺的不足10%提高至85%-6。
与此同时，主要DRAM制造商如SK海力士，已经规划了长达三十年的技术路线图-2。
他们提出的核心技术方向之一是 “4F²垂直栅极”平台，旨在将传统平面栅极改为垂直结构，最大限度压缩单元面积，实现更高的集成度、速度和能效-2。
尽管有人担忧3D DRAM层数增加会带来成本上升，但业界相信通过持续创新能够解决-2。
SK海力士首席技术官车善勇指出，早在2010年左右，行业曾预言DRAM技术将在20纳米节点遭遇极限，但通过不断的技术创新，行业已经跨越了当初预言的障碍-2。他们计划将4F² VG平台与3D DRAM技术结合，应用于10纳米及更先进制程，在结构、材料和元件上进行全面创新-2。
DRAM芯片的微观世界，一个存储单元电容的尺寸在10纳米制程时已缩小至约10立方纳米-6。在这个空间里存储的电子数量已不足100个-6。为了维持这微弱电荷所代表的数据，芯片不得不更频繁地“刷新”（重新充电），导致功耗显著增加-6。从平面微缩到3D堆叠的跃迁，正在解答这个用尽物理智慧后提出的新问题。
