把存储单元像盖摩天大楼一样一层层垂直堆叠起来，一片指甲盖大小的芯片就能装下整个图书馆的信息量。
苹果最新手机标配的存储容量，悄悄从128GB变成了256GB；人们手机里舍不得删的照片、视频和应用，让手机存储空间频频告急-4。如今的3D NAND芯片，面积仅约12mm x 6mm，却能在垂直方向堆叠超过300层存储单元-1。
这种芯片让固态硬盘价格变得更加亲民，也让手机能够装下更多记忆-3。这项技术背后，是一种全新的3D NAND制造原理：把存储单元垂直堆叠成摩天大楼。
3D NAND闪存的出现源于平面2D NAND面临的物理极限。当2D NAND的制程工艺推进到十几纳米时，每个存储单元小到只能容纳少数几个电子，串扰问题凸显-5。
3D NAND制造原理的第一个核心突破，就是把平面横向排列的存储单元旋转90度，变成垂直堆叠结构-7。
这种设计中，一条垂直的导电沟道（通常由多晶硅制成）被栅极堆叠结构完全环绕，形成所谓的“全环栅”（GAA）结构-4。
这种结构首先需要交替沉积导体层（作为字线）和绝缘层，形成层堆叠，然后用先进的干法刻蚀工具向下钻孔，形成圆柱形孔洞，最后再在这些孔洞侧壁上沉积各功能层-7。
3D NAND的存储单元与传统浮栅单元不同，主流采用了电荷陷阱技术。这种单元结构像三明治，中间是用于存储电荷的氮化硅层，上下分别包裹着氧化硅层-4。
电荷陷阱单元工作时，当栅极施加正电压，电子会从沟道隧穿进入氮化硅层并被“困住”，从而改变晶体管的阈值电压，实现数据存储-7。
这种设计带来多重优势，氮化硅是绝缘体，电荷存储在绝缘体中，相比传统浮栅技术更稳定。存储单元之间相互隔离更充分，减少了干扰-4。
电荷陷阱单元的制造尺寸可以做得更小，为更高的存储密度铺平道路-4。
了解3D NAND制造原理，就不能忽视两大主流工艺路线。一种是以东芝为代表开发的BiCS工艺，采用“先栅极”方法；另一种是三星开发的TCAT工艺，采用“后栅极”方法-5。
二者主要区别在于字线材料的选择：BiCS使用多晶硅，而TCAT则用钨和氮化钛组合-1。近年来，工艺创新更是层出不穷。
一个关键创新是 “CMOS键合阵列” （CBA）技术，这种方法将CMOS电路和存储单元阵列分别在不同晶圆上制造优化，然后通过混合键合技术连接在一起-3。
相比CMOS下置阵列方案，这种技术不仅成本更低，还能提供更快的接口速度和更低的功耗-3。
3D NAND制造中最大的难题之一是微缩。随着存储层数不断增加，垂直堆叠高度可达30微米以上-4。在这幺高的堆叠中钻孔并保持孔壁均匀，对沉积和蚀刻工艺提出了极其苛刻的要求-4。
横向微缩成为关键方向之一，即通过减少阶梯面积、外围电路面积和狭缝面积来提高存储密度-1。现代存储芯片中，采用锯齿形阶梯结构来节省空间，但这也带来了轮廓控制和蚀刻均匀性的挑战-1。
垂直微缩则是通过减小每层厚度来实现的。不过，这并非没有代价，更薄的层意味着更短的栅极长度，可能削弱栅极对沟道的控制能力，增加相邻单元之间的静电耦合-7。
面对垂直微缩带来的单元间干扰问题，研究者们找到了一个巧妙的解决方案：在字线之间集成气隙-7。
相比传统的氧化硅介电层，气隙具有更低的介电常数，可以有效降低相邻存储单元之间的静电耦合-7。
另一个创新是 “电荷陷阱层分离” 。由于电荷陷阱层是连续的，在垂直方向缩小时，捕获的电荷容易沿着氮化硅层迁移，导致数据丢失-7。
imec开发了一种独特方法，在沉积ONO堆叠前对栅间氧化硅进行凹陷处理，从而在存储孔区域内部引入气隙，并且这些气隙能够与字线自动对准，实现精确放置-7。
3D NAND技术正快速迭代。2025年国际固态电路会议上，Kioxia和Sandisk展示了第十代3D NAND闪存技术，实现4.8Gb/s的NAND接口速度-3。
这比第八代3D NAND提高了33%-3。通过将存储层数量增加到332层，并优化布局以提高平面密度，该技术使比特密度提高了59%-3。
这背后的关键创新，除了CBA技术，还有适用于NAND闪存的Toggle DDR6.0接口标准、分离命令地址协议，以及电源隔离低抽头终端技术-3。
更令人兴奋的是，研究人员正在探索层叠技术，将多个存储堆叠层叠加在一起-4。这意味着企业可以先制造250层存储单元，然后将四层堆叠成1000层的3D NAND芯片-4。
半导体行业正在将3D NAND推向更高层级。预计到2030年，存储层数将增加至约1000层，相当于100Gbit/mm²的存储容量-7。
这相当于在一张邮票大小的面积内容纳数百部高清电影。当手机存储不再需要妥协，当数据中心能以前所未有的密度存储数据，人工智能训练所需的海量资料有了经济高效的存储方案-4。
哎哟，这问题问到点子上了！简单来说，2D NAND就像在城市里建平房小区，想住更多人就得往郊区扩张，占地面积越来越大；而3D NAND则是在同一块地上盖摩天大楼，通过增加楼层来容纳更多住户-5。
具体点说，2D NAND依靠光刻技术微缩，把晶体管做得越来越小，但到十几纳米就基本到头了——每个存储单元只剩下几个电子，稍微有点干扰数据就错了-5。3D NAND则改变了游戏规则，把存储单元垂直堆叠起来，不仅解决了微缩极限问题，还能在同一面积内容纳多倍的存储单元-8。
从成本角度看，早期3D NAND制造成本确实较高，但随着层数增加，每比特成本迅速下降-5。现在64层3D NAND的位密度已经是16nm 2D NAND的三倍以上-5。
乖乖，这个问题问到技术痛点了！理想很丰满，但现实有诸多限制。首先是物理挑战：现在300层的堆叠高度已经达到30微米，想象一下在这幺高的“大厦”上钻一个直径只有几十纳米的孔，还要保持孔壁光滑垂直——这工艺难度堪比微雕艺术-4。
其次是电学性能限制。层数越多，字线和氧化层就得越薄，但太薄会导致栅极控制能力减弱，电荷容易“串门”，数据就不可靠了-7。另外，电荷可能沿着垂直方向迁移，导致数据丢失-7。
最后是经济性考量。虽然增加层数可以提高密度，但每增加一层都需要额外的沉积、蚀刻等工艺步骤，成本随之上升。业界正在寻找平衡点，比如通过层叠技术，先做几个较矮的堆叠再组合起来，这样比直接做超高堆叠更经济-4。
嚯，这可是个展望未来的好问题！从目前趋势看，有几个方向比较明确：一是继续增加存储密度，通过z间距缩放减小每层厚度，在相同高度堆叠更多层数-7。
二是创新集成方法，像CMOS键合阵列技术那样，把存储阵列和逻辑电路分开制造再键合，这样各自都能用最优工艺，组合起来性能更佳-3。
三是新材料的应用，比如在字线之间集成气隙来减少干扰-7，或者探索新的电荷陷阱材料。四是系统级优化，包括更高效的错误校正码、多级存储技术等-6。
特别值得一提的是，3D NAND正在成为AI基础设施的关键部分。训练大模型需要海量数据，高效、高密度的存储方案直接影响AI发展速度-3。未来，我们可能会看到专门为AI优化的3D NAND产品问世。
