你的手机存储空间快要被照片和视频占满的警告，背后是全球数据爆炸的冰山一角，而支撑这一切的存储技术正经历着一场静悄悄的立体革命。
三星电子在2013年宣布量产全球首款三维NAND闪存，这一事件标志着存储行业从平面走向立体的关键转折-5。
从平面到立体的技术演进不再仅仅是层数的增加，它涉及电荷陷阱单元取代传统浮栅结构、垂直间距微缩等核心技术的突破-1。
如今，主流厂商已经推出超过300层堆叠的3D NAND产品，预计到2030年将达到约1000层-1。
曾几何时，半导体产业试图通过缩小二维平面上的单元尺寸来提升存储密度，但当制程工艺推进到15纳米节点时，这条路走到了尽头。单元间的干扰和电荷泄漏问题变得无法控制-9。
平面微缩极限倒逼行业寻找新的出路。这就好比城市土地有限，要容纳更多人口，与其继续缩小每户住宅面积，不如建造高层建筑。三星在2013年率先量产了具有24层堆叠结构的Vertical NAND，开启了存储技术的三维时代-5。
早期的V-NAND展示了三维结构的明显优势。与20纳米平面NAND相比，它的写入速度提高了两倍，可靠性提高了2到10倍，功耗却降低了一半-8。
存储行业终于找到了突破物理极限的新路径，通过垂直堆叠而非水平微缩实现密度增长。
3D NAND闪存的核心结构被称为环栅结构，它像一根通心粉，垂直导电通道被栅极堆叠完全包围-1。这种结构使每个存储单元都获得了更好的栅极控制能力。
在电荷存储机制上，三维NAND闪存采用了电荷陷阱技术，用绝缘的氮化硅层取代了传统浮栅技术中的导电多晶硅层-2。
这一变化带来了多重好处：降低了存储单元之间的静电耦合，减少了干扰，使多比特存储成为可能。如今，商用3D NAND闪存每个单元最多可以存储4个比特-1。
当电荷被困在氮化硅层中时，晶体管的阈值电压会升高，通过检测电流是否流动，就能判断存储单元处于“0”还是“1”状态-7。
随着堆叠层数不断增加，3D NAND制造面临新的挑战。目前相邻字线之间的间距约为40纳米，而要实现更高密度，必须进一步缩小这个垂直间距-7。
当字线层厚度减小时，栅极对沟道的控制能力会减弱，导致单元间干扰加剧。同时，存储在氮化硅层中的电荷更容易发生垂直迁移，影响数据长期保持能力-1。
为解决这些问题，研究机构开发了两项关键技术。在相邻字线之间集成气隙，能够有效降低存储单元之间的静电耦合-1。
imec在2025年IEEE国际存储器研讨会上展示了一种独特的集成方案，能够在字线之间形成可控的气隙-1。结果显示，带有气隙的器件对相邻单元的干扰明显降低。
当前，存储市场正经历罕见的价格全面上涨周期，而AI服务器与高密度存储需求进一步推动了技术革新-3。在这一背景下，NAND厂商的技术路线选择变得尤为关键。
混合键合技术正在成为行业竞争的新焦点。这项工艺将存储单元晶圆和外围电路晶圆分别制造，然后通过纳米级精度的对准和键合技术将它们结合在一起-3。
铠侠已在其第八代3D NAND中应用了名为CBA的混合键合技术-3。长江存储则从2018年起就开始将名为Xtacking的混合键合技术应用于64层NAND-3。
三星选择了更为激进的路线，计划在400多层V10 NAND中采用混合键合外围单元架构。超低温蚀刻等工艺挑战导致其量产计划有所推迟-3。
面对AI大模型带来的爆炸性数据需求，3D NAND技术正朝着更高密度、更快速度的方向发展。行业预计到2030年将实现约1000层的堆叠目标，相当于约100 Gbit/mm²的存储容量-1。
实现这一目标需要多种“微缩加速器”协同作用：增加每个单元的比特数、缩小横向间距、提升阵列面积效率，以及采用模块化堆叠技术-1。
分离制造存储单元和外围电路成为新趋势。一些公司正在探索将底层逻辑从NAND阵列中分离出来，再通过先进封装技术重新集成-7。
更有前瞻性的构想是，未来可以将多个存储阵列粘合到单个CMOS晶圆上，甚至将多个阵列晶圆粘合到多个CMOS上，实现更灵活的架构设计-7。
随着层数不断增加，对制造设备的要求也日益提高。薄膜沉积、刻蚀和混合键合设备的需求将进一步增加，这些设备的技术进步直接影响着3D NANd产业的发展速度-6。
当手机弹窗提示“存储空间不足”时，大多数人不会想到这背后的技术正在攀登千层高楼。三星在韩国平泽的工厂里，工程师们正在零下70度的环境中进行蚀刻工艺，为的是在硅片上雕琢出400层以上的存储单元-3。
那些即将量产的超过300层的3D nano闪存与V-NAND芯片，不仅承载着AI训练所需的海量参数，也悄然推动着从数据中心到个人设备的整个数字世界向更高效、更可靠的方向演进。
