手机提示存储空间不足时，你盯着电商页面上的“256GB”和“512GB”参数犹豫，而芯片工程师们正在为如何在一根头发丝千分之一的厚度里多塞进几十层存储单元而彻夜难眠。
打开电商网站，“固态硬盘”或“手机内存”，商家们把300层、400层这些数字用加大加粗的字体标在最显眼的位置-9。
普通消费者以为层数就是一切，却不知道3D NAND的技术竞赛已经进入了比拼“内功”的新阶段。
自2025年以来，全球3D NAND闪存市场销售额已达到322.2亿美元-3。这背后是AI、云计算和自动驾驶对存储需求的爆炸性增长，这些技术正推动存储行业进入一个新的“超级大周期”-10。
如今的存储市场呈现出一种奇特现象：一面是2025年初以来NAND闪存价格累计涨幅超过50%，部分型号价格甚至接近翻倍-10。
另一面，三星计划在2026年推出400层的NAND芯片，SK海力士也在积极研发400层产品-9。
消费者往往被层数数字吸引，认为更高的层数意味着更好的产品。但在工程师看来，单纯堆叠层数已不是技术演进的核心矛盾。
存储芯片制造商竞相增加3D NAND结构的层数，商用产品层数已超过200层，研发工作正朝着300层以上迈进-3。
随着人工智能与大数据时代的到来，3D NAND闪存技术在存储密度、容量、成本和可靠性等方面面临新的要求与挑战-5。
说到3D NAND解析，这项技术本质上是通过从平面结构向三维结构的转变，实现存储密度的革命性提升-5。
与2D NAND主要依靠光刻技术缩小平面尺寸不同，3D NAND转向以刻蚀为核心的三维集成技术，这让存储单元的堆叠成为可能。
当前主流厂商正在推出由超过300层氧化物或字线堆叠而成的3D NAND闪存芯片-8。预计到2030年，这一数字将进一步增加，达到1000层，相当于约100 Gbit/mm²的存储容量-8。
挑战在于如何在30微米厚的堆叠层中保持字线直径基本一致。在如此小的空间内保持所有部件的均匀性，增加了工艺的复杂性和成本。
在3D NAND解析的更深层次，工程师们面临的真正难题是垂直间距微缩。相邻字线之间的间距约为40纳米，而z轴间距缩小的目的是进一步减小堆叠结构中字线层和氧化硅层的厚度-8。
这样做可以在堆叠高度每增加一微米的情况下增加存储层数，从而降低成本。
若不进行优化，z轴间距缩放会对存储单元的电性能产生负面影响。这可能导致阈值电压降低、数据保持能力下降。
还会增加对存储单元中存储的数据进行编程和擦除所需的电压，增加功耗并降低存储单元的速度-8。
当字线层厚度减小时，电荷陷阱晶体管的栅极长度也相应缩短。栅极对沟道的控制能力逐渐减弱，从而促进了不同单元之间的静电耦合-8。
除了单元间的相互干扰外，存储单元在垂直方向上的缩小还会导致横向电荷迁移。
电荷往往会从垂直的SiN层中迁移出来，从而影响数据保持-8。这种效应随着单元垂直尺寸的缩小和彼此距离的减小变得更加显著。
针对这些技术挑战，研究机构提出了创新解决方案。imec开发的气隙集成和电荷陷阱层分离技术，实现了垂直方向的扩展，同时又不牺牲存储器的性能和可靠性-8。
在相邻字线之间集成气隙是解决单元间干扰问题的一种潜在方案。这些气隙的介电常数低于栅极间介质，从而降低了存储单元之间的静电耦合-8。
imec在2025年IEEE国际存储器研讨会上提出了一种独特的集成方案，能够精确控制字线之间的气隙位置-8。
通过在沉积ONO堆叠层之前对栅间氧化硅进行凹陷，从存储孔区域内部引入气隙。气隙与字线自对准，从而实现非常精确的放置。
长江存储开发了晶栈架构，逐步突破并引领全球3D NAND闪存技术的创新性发展-5。该架构将外围电路和存储单元分别制造在两片晶圆上，然后通过键合技术连接。
这种方法提高了存储密度和生产灵活性。
2022年11月，据知名半导体和微电子情报提供商TechInsights报道，长江存储的232层3D NAND闪存X3-9070已经实现量产-7。
这一成就标志着中国半导体在先进制程制造上的持续重大突破。
随着层数增加，膜厚检测成为3D NAND制备的新挑战。由于层间应力的存在，工艺完成后的实际层厚与设计值相比会存在较大的偏差。
多层膜的不均匀性对芯片生产的良率构成了严峻挑战-7。
复享光学将光学逆问题研究主体视为神经网络来构建映射关系，并进行优化训练。
这是全球首次将反向传播算法引入薄膜优化过程，在复享深度光谱技术框架下开创性地发展了薄膜神经网络技术，极大地缩短了百层薄膜厚度的优化时间-7。
未来3D NAND的发展将不再单纯追求层数增加。行业正在探索多种“微缩加速器”，包括增加每个单元的比特数和减小GAA单元的xy间距（横向扩展）-8。
除了比特密度和单元密度的提升之外，各公司还在采取措施来提高存储阵列的面积效率。
另一种提升存储容量的方法是层叠技术，即将闪存器件彼此堆叠，以增加总层数-8。例如，企业可以组装250层存储单元，然后将其中四层堆叠成一个拥有1000层的3D NAND芯片。
一些公司正在将底层逻辑从NAND阵列中分离出来，并以一种称为CMOS键合阵列的配置重新集成到NAND阵列上-8。在这种配置中，CMOS芯片在单独的硅晶圆上制造，然后使用先进的封装技术（特别是混合键合技术）将其连接到NAND阵列上。
SK海力士的规划揭示了未来方向：将协议控制器等关键组件从主处理器芯片迁移至HBM的基础裸片内，为计算单元释放更多空间，同时有效降低数据传输能耗-6。
随着AI服务器搭载的HBM规格从HBM3E走向HBM4，堆叠层数增加的趋势下，NOR Flash单机价值量显著提升，用量提升约50%-10。
当存储芯片层数突破400层、迈向1000层的路上，真正的技术竞赛已从简单的数字堆叠，转向如何让这些层层叠叠的存储单元更稳定、更高效、更持久地保存我们的数字记忆。
