三星V-NAND闪存芯片的扫描电子显微镜图像中，38层材料堆叠整齐排列，像一座微缩的城市天际线，而这一切都要从一张复杂的工艺结构图开始-9。
一位半导体工程师第一次在显示器上看到完整的3D NAND工艺结构图时，突然明白了行业从2D转向3D存储技术的必要性。
这张图展示的不是传统平面布局，而是垂直堆叠的存储单元，像一座精心设计的微观摩天大楼。图中清晰显示了通道孔如何穿过数十层材料，以及字线和位线如何在三维空间中交织-5。
传统2D NAND闪存曾经是半导体行业的光刻技术推动力，但随着尺寸缩小到15纳米以下，每个存储单元只剩下几个电子，串扰问题愈发严重-10。
这时，工程师们开始意识到，继续在平面上缩小尺寸既不经济也不可行。而3D NAND则提供了全新的解决方案——向上发展而非向内收缩。
2014年，三星推出了第二代V-NAND闪存，采用电荷捕获技术，将存储电荷的氮化硅层立起来，使用多晶硅圆柱体作为衬底，其他层环绕在这个中心圆柱上-9。这种方法彻底改变了存储单元的布局方式。
一张详细的3D NAND工艺结构图能够清晰展示垂直存储串的构成。华中科技大学的研究显示，每个三维NAND存储串包括半导体区域以及四层包裹结构-1。
半导体区域含有沟道以及分别与沟道两端连接的源极和漏极，沟道被设计为方柱形结构。四层包裹结构从里到外依次为隧穿电介质层、电荷存储层、阻隔电介质层以及控制栅电极-1。
有趣的是，阻隔电介质层在不同的方向具有不同的厚度，这种设计提高了存储单元的可靠性。工艺结构图中显示的这些细节，对于理解3D NAND的工作原理至关重要。
制造这些三维结构需要克服许多挑战。3D NAND工艺结构图展示了从交替沉积氧化物、牺牲聚合物、氧化物和氮化硅层开始，到最后形成完整结构的多步骤过程-2。
随着堆叠层数超过128层，堆栈高度接近7微米，所需的通道孔和隔离沟槽转变为高深宽比特征，使刻蚀的挑战越来越大-8。
在硬掩膜沉积和开口形成以便刻蚀垂直通道之前，沉积交替的氧化物和氮化物薄膜层就是3D NAND生产工艺的开始。高深宽比刻蚀挑战也从这里开始-8。
观察不同公司的工艺结构图，会发现它们在技术路径上存在差异。东芝开发了名为Bit Cost Scalable（BiCS） 的工艺，采用先栅极方法-10。
三星则开发了Terabit Cell Array Transistor （TCAT） 工艺，这是一种后栅极方法-10。这两种工艺的基本不同在于BiCS使用了多晶硅字线的先栅极方法，而TCAT则使用钨字线的后栅极方法。
英特尔-美光选择了类似于BiCS的路线，但他们构建的是浮栅极而非电荷陷阱单元-10。这些差异在工艺结构图上表现为不同的材料堆叠顺序和连接方式。
随着对3D NAND工艺结构图的深入研究，更多创新设计浮现出来。Macronix公司提出了一种U形NAND串设计，包含串联连接的偶数和奇数存储单元-5。
偶数存储单元位于可通过有源柱和导电带访问的界面区域；奇数存储单元则位于可通过有源柱和奇数导电带堆栈中的导电带访问的界面区域-5。这种设计允许更高效的布局和更简单的布线结构。
赛普拉斯半导体则开发了垂直划分技术，通过在第一垂直深沟槽中形成隔离电介质柱，将垂直NV存储单元串分成两半，使划分后的垂直存储单元串的存储位密度翻倍-3。
从2D NAND转向3D NAND的一个主要驱动力是存储密度的提升。随着3D NAND扩展到64层及以上，所有主要制造商的位成本都将低于2D NAND的位成本-10。
三星的64层3D NAND位密度超过了16纳米2D NAND的三倍以上-10。这种密度的提升直接体现在工艺结构图中，显示出更加紧凑的三维布局。
性能表现同样重要。Macronix的平行四边形单元设计通过将存储单元排列成非矩形平行四边形，允许更高的位线密度、更高的数据速率，同时减少串选择线的数量-7。
面对三维堆叠带来的挑战，工程师们开发了多种解决方案。对于高深宽比刻蚀问题，降低等离子体频率会减小离子的角分布，增加它们到达高深宽比特征底部的可能性-8。
另一个创新方法是分阶段刻蚀通道孔，先刻蚀到一定深度，然后在侧壁上沉积保护性衬垫，再进行额外刻蚀-8。这种方法允许在不增加整个结构关键尺寸的情况下实现更深刻蚀。
随着层数继续增加，串堆叠技术变得必要，即先沉积和加工一些层，然后再沉积和加工额外的存储堆叠-10。这种方法虽然增加掩模和复杂性，但使通道孔的形成更快更轻松。
随着3D NAND技术的成熟，它的应用也在不断扩展。研究人员正在探索将3D NAND用于时间域向量矩阵乘法运算，使其能够执行神经形态计算任务-4。
在这种应用中，3D NAND闪存电路中的垂直NAND单元串可以同时执行操作，特定字平面被选择时施加较小电压，而所有其他字平面则保持较大“通过”电压-4。
这种超越传统数据存储的应用，为3D NAND打开了全新可能性。未来的工艺结构图可能会显示为这些新功能优化的专用布局和连接方式。
当芯片制造商的工程师们首次看到超过128层的3D NAND设计图时，堆栈高度已经接近7微米-8。通道孔和狭缝沟槽在图中变成了需要特殊刻蚀技术的高深宽比特征。
随着三星、东芝等公司继续推进层数增加，2026年的3D NAND结构图已能展示超过200层的存储单元垂直堆叠-10。摩尔定律在第三维度找到了新的延续方式，而这一切的创新，都始于对那一张张复杂工艺结构图的深入理解和不断改进。
