手机提示存储空间不足的弹窗又一次跳出，在清理照片和卸载应用之间犹豫不决的你，可能不知道手里的设备正经历一场从二维平面到三维立体的存储革命。
看着手机上又一次跳出的“存储空间不足”提示，我们似乎已经习惯了在删除照片和卸载应用之间做选择。但你有没有想过，这些我们日常抱怨的存储限制，正在被一项从二维平面跃升至三维立体的技术悄然打破？
这个被称为3D NAND的技术，通过垂直堆叠存储单元，正在重新定义数据存储的未来。
曾几何时，闪存芯片一直在平面上做文章。厂商们不断缩小晶体管尺寸，试图在有限的面积内塞进更多数据。但当2D NAND的制程推进到十几纳米级别时，问题开始显现-6。
每个存储单元中只能容纳少数几个电子，单元间的串扰问题变得越来越严重，可靠性和性能都面临严峻挑战-2。
更让人头疼的是，随着尺寸不断微缩，制造工艺变得越来越复杂，成本却不见降低。这就像是在一张纸上写字，当字迹越来越小时，不仅辨认困难，写字本身也变得更费劲。
3D NAND制造工艺的核心理念很简单——既然平面上走不通，那就向上发展。想象一下，把存储单元像建高楼一样一层层堆叠起来。
早期如三星的V-NAND和东芝的BiCS技术，就是这种思路的先行者-6。这一转变让制造工艺的重点，从依赖精密光刻的平面微缩，转向了以刻蚀为核心的三维集成技术-2。
但这说起来容易做起来难。要在一小块芯片上堆叠数十甚至数百层结构，就像是建造一座微观的摩天大楼，对建筑工艺的要求可想而知。
在3D NAND制造工艺中，有两个主要方向：横向微缩和垂直微缩。横向微缩着眼于优化芯片布局，比如减小阶梯面积和外围电路所占空间-1。
应用材料公司采用的锯齿形阶梯结构就是很好的例子，这种设计能在宽度方向而非长度方向放置更多接触点，从而节省整体面积-1。
垂直微缩则更直接——增加堆叠层数。然而随着层数增加，堆叠高度和纵横比也随之提高，制造变得越来越不经济-1。
另一个难题是在替换栅极工艺中，如何去除氮化硅并用金属填充空间。随着堆叠层数增加，后处理需要更厚的硬掩模沉积和蚀刻，这会进一步提高堆叠高度和深宽比-1。
全球3D NAND领域的竞争已进入白热化阶段，各大厂商在堆叠层数上你追我赶。美光已经实现了232层NAND闪存芯片的量产，SK海力士则研发出了238层4D NAND闪存-8。
长江存储也推出了基于自研Xtacking架构的232层闪存芯片-8。更有甚者，到2025年，SK海力士已经开始出货321层NAND，而长江存储也传出量产出货基于Xtacking 4.0架构的294层3D NAND-7。
这场“堆叠竞赛”的背后，是企业间技术路线的差异。三星采用V-NAND技术，东芝和铠侠发展BiCS技术，英特尔和美光则采用了类似BiCS但构建浮栅极的路线-6。
在全球半导体产业竞争日益激烈的背景下，长江存储开发的晶栈(Xtacking)架构成为中国在3D NAND领域的重要创新-2。
这项技术采用了独特的键合方式，将存储阵列和外围电路分别在两片晶圆上制造，然后通过金属垂直互联通道将它们键合在一起。
这种方法不仅提高了存储密度，还缩短了产品开发周期。从2016年成立仅一年时间，长江存储就研制成功了中国第一颗3D NAND闪存芯片，2018年实现了量产，打破了国产存储芯片的空白-8。
随后，长江存储跳过96层，直接在2020年发布了128层3D NAND闪存，迅速缩小了与国际领先企业的差距-8。
随着堆叠层数不断增加，简单的“加层”已难以维持良率和成本优势，异构结构等方式将成为新突破口-7。
一些前瞻性研究已经提出了更先进的技术路径。IMEC认为，未来可能实现1000层的NAND闪存，或许在10年内就会出现-8。
更激进的预测来自SK海力士，他们曾大胆假设2025年推出500层堆叠产品，并在2032年实现800层以上-8。
除了增加层数，减少存储层之间的垂直间距（Z间距）也成为控制成本的关键。这样可以在不增加整体堆叠高度的情况下增加存储层数，但也会带来电性能方面的挑战-9。
技术前沿，美光与SK海力士已展开238层NAND的拉锯战，长江存储232层芯片蓄势待发-8。当业界还在猜测谁将率先突破300层大关时，SK海力士已计划2025年推出500层产品-8。
实验室里，imec的研究人员正在字线之间集成微小的气隙，这或许能解决存储单元间的相互干扰问题-9。
3D NAND的堆叠之路看似没有尽头，芯片层数就像不断生长的竹子，一节高过一节。
