在指甲盖大小的空间里，工程师们正在上演一场微观世界的造楼奇迹，只不过他们堆叠的不是钢筋水泥，而是比发丝细万倍的存储单元。
2019年，长江存储推出了基于自主晶栈架构的64层3D NAND闪存芯片，宣告中国在这一尖端存储领域实现了从零到一的突破-10。
如今主要厂商的产品堆叠层数已超过300层，并朝着2030年约1000层的惊人目标迈进-8。
这个微观摩天大楼的建造过程，正是一套精密绝伦的3D NAND工艺Flow。
传统2D NAND就像在平地上建平房，想要住更多人只能不断缩小每户面积。但当单元尺寸接近物理极限，串扰和可靠性问题就会凸显-10。
3D NAND的思路则完全不同：咱们盖高楼。把存储单元垂直堆叠起来，在同样的占地面积上获得成倍增长的空间。
这个转变的核心，是将工艺重心从以光刻为主导的平面微缩，转向了以刻蚀和薄膜沉积为核心的三维集成技术-10。
业内常说的3D NAND工艺Flow，本质上就是这套“微观高楼”的标准化建造流程。它并非单一技术，而是一系列复杂工艺步骤的精密编排与整合。
想象一下盖楼，首先得打地基，然后一层层浇筑楼板。3D NAND的“地基”是硅晶圆，而“楼板”则是交替沉积的氧化物和氮化物薄膜层-3。
这些氧化物和氮化物层对，就像千层酥的酥皮，一层叠一层。目前先进产品的堆叠层数已经超过300层，总高度却只有几十微米-8。
每对薄膜的厚度都非常关键，因为它直接决定了最终能堆多少层。业界正在努力进行“垂直间距微缩”，也就是把每层楼板做薄，这样同样的高度就能塞进更多层-8。
可别小看这“薄一点”的努力，当堆叠高度接近7微米时，在大量层中形成通道孔和狭缝的过程就变得极具挑战-3。沉积过程中的应力控制、均匀性，都是需要攻克的难题。
楼板堆好了，接下来得挖电梯井和通风道——在3D NAND中，这就是通过深孔刻蚀形成垂直通道和狭缝的过程-3。
随着堆叠层数增加，这个“井”越来越深，如今深宽比已接近90-100，好比要用一根极细的吸管穿透一整块厚厚的蛋糕，还要保证孔壁笔直光滑，不能歪斜-3。
这里就涉及到一个关键概念：反应离子刻蚀中的离子与中性反应物协同作用-3。在深孔中，离子容易被“遮蔽”，难以到达底部；而中性反应物则可能过早消耗。
这种失衡会导致各种缺陷：刻蚀不完全、孔壁弯曲、甚至相邻孔洞连通-3。泛林集团的工程师发现，通过降低等离子体频率，可以减小离子角分布，让更多离子直抵深孔底部-3。
孔洞挖好了，接下来是“精装修”阶段。首先沿着孔洞侧壁沉积关键的功能层：穿隧氧化层、电荷捕捉层、阻挡氧化层，最后填入多晶硅形成垂直通道-2。
这个结构常被形象地称为通心粉通道——多晶硅通道被功能层像通心粉的馅料一样包裹着-8。
电荷捕捉层通常使用氮化硅材料，它就像一个个微小的电子停车场，能够捕获并存储电子，实现数据的“0”和“1”-8。当栅极施加正电压时，电子穿过氧化层被氮化硅层捕获，改变晶体管的阈值电压，完成写入操作-8。
然后是阶梯结构的形成，它充当栅电极接触的焊盘-1。应用材料公司开发的锯齿形阶梯结构，通过在宽度而非长度方向放置更多触点，节省了整体阶梯长度-1。
装修完成后，需要布设电线——在3D NAND中，这意味着用金属（通常是钨）填充那些高深宽比的接触孔-1。
随着堆叠高度增加，金属填充面临两个主要挑战：一是深触点具有桶形轮廓，填充时顶部可能被夹断，内部捕获的腐蚀性气体可能损坏芯片；二是这些金属通常在高拉应力下生长，会使晶圆变形-1。
应用材料公司开发的接缝抑制钨技术，通过成核和特殊处理步骤，抑制顶部薄膜生长，实现更均匀、无缝隙的自下而上填充-1。
另一个关键决策是外围CMOS电路的放置。可以放在存储阵列下方，制造成本和良率损失较低；也可以放在上方，需要在单独硅晶圆上制造后，通过键合技术连接-1。
长江存储的晶栈架构创新性地将外围电路置于存储单元阵列之上，通过硅通孔技术实现垂直互联，提供了更高的集成密度和性能-10。
随着堆叠层数不断增加，简单的“堆更多层”变得不再经济，需要引入 “微缩加速器” -8。
imec正在研究两项关键技术：气隙整合与电荷捕捉层分离-8。在相邻字线之间整合气隙，利用其较低介电常数减少相邻存储单元间的静电耦合-8。
而电荷捕捉层分离则旨在抑制横向电荷迁移，防止电荷通过垂直方向的氮化硅层迁移导致数据丢失-8。
与此同时，机器学习开始应用于工艺优化。有研究通过迁移学习整合长短期记忆模型与优化算法，用更少的数据集实现了对阈值电压、导通电流等关键参数的准确预测-4。
另一个优化方案HAIPO，结合轻量深度学习模型和进化算法，在真实的320层3D NAND芯片上实现了平均8.8%的性能提升和12%的可靠性改善-9。
目前最棘手的可能是高深宽比刻蚀的均匀性与控制。当通道孔的深宽比接近100:1时-3，就像用一根极长的吸管垂直插入一杯浓稠的奶昔，很难保证吸管每个位置的直径完全一致。
离子在深孔中的散射、反应物在底部的耗尽，都会导致孔壁弯曲、关键尺寸变化甚至相邻孔洞连通-3。业界正在尝试各种创新，比如先刻蚀一定深度，在侧壁沉积保护衬垫，再进行二次刻蚀-3。
长江存储的晶栈架构是代表性创新。它将存储单元阵列和外围CMOS电路分别制造在两片晶圆上，然后通过垂直互联技术键合在一起-10。
这种方法的优势很明显：可以选择最适合存储单元和逻辑电路的不同工艺制程，提升性能；两部分可独立优化，加速开发周期；还能实现更高的存储密度-10。这种创新思路跳出了传统整合路径，体现了中国在存储器领域的自主创新力。
从技术角度看，堆叠层数的增加主要受限于材料、工艺和经济性三大因素。imec预测到2030年可能达到约1000层-8，但这需要克服多个挑战。
随着层数增加，堆叠高度可能达到30微米，要保证串列贯穿如此厚的堆叠层且直径一致，对沉积和刻蚀工艺是极大考验-8。热应力、结构稳定性、电学性能都会随高度增加而恶化。
经济性也是重要考量——更多层数意味着更复杂的工艺、更低的良率和更高的成本。未来的发展可能不再单纯追求层数增加，而是结合单元存储多位数据、横向微缩等多种“微缩加速器”共同推进-8。
