指尖划过计算机主板上的金色插槽，无数个微小的电容正以每秒数十亿次的速度在充放电之间切换，支撑着屏幕上流畅的视觉体验。
就在几年前，三星、美光等存储巨头还在为20纳米以下DRAM制程的微缩难题头疼不已-2。
电容的宽高比卡在1：50难以突破，晶体管漏电流问题随着制程缩小而日益严峻-2。传统DRAM的“平面微缩”路径似乎走到了尽头。
DRAM的基本构造可以追溯到1970年代，它取代了更早的磁芯存储器，成为计算机中不可或缺的一部分-2。如今在个人电脑和工作站中，它占据了半导体市场的显著份额。
你知道么，每个DRAM存储单元其实都极其简单，就是由一个晶体管和一个电容组成，专业术语叫做1T1C结构-1。
这个设计巧妙得很。电容负责存储电荷——有电荷代表“1”，没电荷代表“0”。晶体管则像个看门人，控制着对电容的访问-1。
电容里的电荷可是会慢慢溜走的，这可不妙。所以DRAM需要定期刷新数据，通常是每64毫秒就要刷新一次-1。
早期的DRAM电容值需要保持在40fF左右，而现在10纳米级别制程则要维持在10-20fF以上-2。
单个存储单元自然远远不够。在实际应用中，大量的存储单元被组织成二维的行列结构，就像一个巨大的棋盘-1。
这个棋盘上有字线和位线交错排布，字线控制晶体管的开关，位线则负责感知电容上的电荷-7。当你需要访问某个特定单元时，系统会先解析行地址，选中一整行数据。
这一整行数据会被读取到行缓存中，然后再根据列地址选择需要的数据块-1。这种分两步走的方式，是DRAM高效管理海量存储单元的关键。
但这还不够，现代DRAM构造更加复杂。在存储阵列之上，还有Bank、Chip、Rank、DIMM和Channel等多个层级-1。一个DRAM芯片里会有多个Bank，它们可以独立工作。
多个芯片组成Rank，多个Rank放在一个DIMM内存条上。而CPU则通过一个或多个通道与这些内存条连接-1。
随着半导体工艺的不断进步，DRAM制程已经从28纳米微缩至10纳米以下-4。但这种微缩遇到了物理极限的挑战，问题恰恰出在DRAM的基础构造上。
一方面，电容的缩小意味着存储的电子数量减少。在10纳米制程中，电容体积骤减至10立方纳米，存储的电子数量不足100个-4。
数据保存时间从10毫秒缩短至1毫秒以内。为维持数据完整性，DRAM需要更频繁地“刷新”，导致功耗增加-4。
另一方面，晶体管的缩小带来了更严重的漏电流问题。10纳米以下的晶体管漏电流从10纳安增至100纳安，大幅增加了待机功耗-4。
据英特尔2024年数据，全球数据中心DRAM功耗占比已达35%，其中10纳米以下DRAM占比高达60%-4。
面对这些挑战，业界正在探索新的DRAM构造。3D DRAM和2T0C DRAM是最有前景的两个方向。
3D DRAM不再局限于平面布局，而是向垂直方向发展。imec与根特大学的联合团队最近取得了突破，成功在300毫米硅晶圆上生长出120层Si/SiGe叠层结构-4。
2T0C DRAM则采用了一种全新的思路——完全去除电容。它使用两个晶体管来存储数据，利用浮体效应或栅极耦合机制来保持电荷-9。
这种构造不仅提高了存储密度，还大大降低了刷新需求，从而减少功耗-9。三星、美光等厂商已经展开了2T0C DRAM的研发，预计未来将逐步进入量产阶段-9。
当三星预测3D DRAM有望在2027年量产时，全球存储市场的格局正在悄然变化-4。在数据中心里，传统服务器逐渐被新型存储解决方案替代，亚马逊云服务器采用3D DRAM后，一台服务器可替代五台传统服务器-4。
存储芯片制造商需要调整制程，材料供应商开始研发高纯度Si/SiGe晶圆，设备制造商推出支持120层叠层生长的新型外延设备-4。终端厂商则重新设计支持3D DRAM的芯片，英伟达H100显卡采用3D DRAM后，内存容量可从80GB提高至400GB-4。
存储技术的车轮继续向前，那些电容与晶体管组成的微小世界，仍在不断重新定义着人类与信息的关系边界。
