京都国际会议中心的演讲台上，SK海力士首席技术官描绘着未来三十年的技术蓝图，台下工程师们知道，这张图上每一条线，都是与原子尺度较量的战场。
“DRAM的物理极限就在20纳米附近。”
2010年前后，行业里弥漫着这样的预言。然而今天，DRAM制程已经突破10纳米大关，三星甚至已经展示了10纳米以下的制造技术 -3。
这场突破的背后，是持续不断的DRAM模组研发在与最基本的物理定律赛跑。当我们手中的设备内存从GB迈向TB，很少有人意识到，每一个比特的存储空间，都是工程师在纳米世界里“虎口夺食”的结果。
DRAM的基础架构自问世以来几乎没变过——1T1C，一个晶体管加一个电容-10。这个简单的结构，却藏着最棘手的难题。
电容要存储电荷，但随着制程微缩，电容的物理空间被压缩得越来越小。10纳米级制程要求电容值保持在10-20fF以上，但电容底部面积缩小，只能拼命增加高度-10。
业内形象地称之为“高深宽比蚀刻”——就像要在头发丝横截面上雕刻出比身高还高的摩天楼。
晶体管方面，问题同样严峻。漏电流控制成为DRAM电晶体设计的首要任务，因为任何微小的漏电都会导致存储的电荷流失，数据丢失-10。
随着晶体管通道缩短，栅极对电流的控制能力减弱，这就是“短通道效应”，让漏电流问题雪上加霜。
当平面扩展遇到物理天花板，工程师们开始从架构上寻找突破口。2T0C技术就是其中的代表，它直接拿掉了传统DRAM中的电容-2。
这个架构使用两个晶体管，通过浮体效应或栅极耦合机制存储电荷，不仅减少了单元面积，还降低了功耗-2。
更重要的是，2T0C架构与现有CMOS工艺兼容，无需额外的电容制造步骤。三星、美光等厂商已经开始相关研发，预计未来将逐步进入量产阶段-2。
这种架构创新在DRAM模组研发中意义重大，因为它从根本上改变了存储单元的工作方式，为继续微缩打开了新的大门。
当平面走不通，工程师们开始向上要空间。3D DRAM成为行业公认的未来方向，就像当年NAND闪存从2D转向3D一样-9。
SK海力士已经展示了5层堆叠的原型，良率达到56.1%-9。他们还在研究使用IGZO材料作为存储晶体管通道材料，以改善功耗和刷新特性-9。
三星则采取了不同的技术路线，开发了垂直通道晶体管DRAM。这种设计将存储单元堆叠在周边电路上方，形成Cell-on-Peri结构-3。
真正的挑战在于堆叠过程中的高温。三星的解决方案是使用新型高耐热非晶氧化物半导体材料，能够承受高达550摄氏度的高温，确保晶体管在堆叠过程中不会受损-3。
在纳米尺度，材料科学成为决定成败的关键。传统的硅材料在极端微缩下开始暴露局限性，工程师们开始寻找替代方案。
三星在10纳米以下DRAM技术中采用的铟镓氧化物，就是非晶氧化物半导体的一种-3。这种材料不仅耐高温，还能提供更好的电学特性。
在2T0C架构中，研究人员尝试使用IGZO晶体管与碳纳米管晶体管组合-2。IGZO负责低泄漏的数据写入，碳纳米管则提供高电流读取能力。
这种异质集成代表着DRAM模组研发的前沿方向——不再局限于单一材料，而是根据功能需求选择最佳材料组合，实现整体性能优化。
AI浪潮对DRAM提出了全新要求，高带宽、大容量、低功耗成为不可妥协的三要素。美光推出的192GB SOCAMM2模组就是专门针对AI数据中心设计的-4。
这种小型压缩附加内存模块容量比前代增加50%，能够将AI推理工作负载中首个token的生成时间缩短80%以上-4。
更值得注意的是它的能耗表现：相比同等RDIMM，SOCAMM2能源效率提升超过三分之二-4。对于运行大规模AI集群的数据中心，这样的能效提升意味着显著的运营成本节约。
HBM技术则将堆叠推向极致，通过垂直堆叠多个DRAM芯片，实现远超传统架构的带宽-9。SK海力士已开始出样HBM4，三星和美光也紧随其后-9。
随着应用场景多样化，一刀切的DRAM方案越来越难以满足不同需求。定制化DRAM成为新的趋势-9。
台厂华邦电的CUBE产品针对可穿戴设备和轻量AI眼镜优化，具备高带宽、低功耗和散热优化特性-9。
南亚科则开发了高密度+3D IC+高带宽架构的定制化DRAM，可以直接与客户逻辑芯片整合-9。这种深度定制方案计划年底完成验证，明年投入量产。
这种定制化趋势反映了DRAM产业的价值转移——从标准化产品竞争转向与客户协同设计的能力竞争。对于终端应用来说，量身定制的内存解决方案往往能带来更优的整体性能。
SK海力士在京都展示的未来三十年路线图，不仅是技术预测，更是行业承诺-1。当平面微缩举步维艰，工程师们正在三维空间、新材料和架构革新中寻找出路。
从美光面向AI的SOCAMM2模组到三星的10纳米以下技术，每一次突破都让那个曾经的“物理极限”预言变得更加遥远。在数据洪流的时代，DRAM模组研发这场与物理定律的赛跑，没有终点线，只有下一个需要突破的屏障。
东京电子预估，晶圆键合设备市场规模将从今年的1000亿日元增长到2030年的3000亿日元-9。这个数字背后，是整个行业向3D集成转型的决心。当DRAM终于放下“平面”的执念，向上生长，纳米世界的故事才刚刚翻开新篇章。
网友“芯片爱好者”提问：文章提到DRAM制程已经突破10纳米，但为什么我们平时买到的内存条容量增长似乎没有制程进步那么快？制程微缩带来的好处到底体现在哪里？
这是一个非常好的观察！确实，普通消费者可能感觉内存容量增长不如预期那么迅猛，但这背后有多层原因。制程微缩带来的好处首先体现在密度提升——更小的晶体管意味着在同样芯片面积上可以放置更多存储单元。但市场上产品的容量规划还受到成本、需求和技术成熟度的综合影响。
美光最新推出的SOCAMM2模组容量达192GB，相比前代提升50%，这就是制程进步的直接体现-4。这种进步在数据中心等高端应用中最明显。制程微缩还显著改善了能效，美光的数据显示其新模组能源效率提升超过三分之二-4。
另一个关键是，先进制程首先应用于高附加值产品，如HBM和高端服务器内存，然后才逐步下放到消费级产品。三星、SK海力士等厂商的10纳米以下技术目前主要面向最尖端应用-3。
芯片架构和封装技术的创新，如3D堆叠，也是提升容量的关键路径。SK海力士展示的5层堆叠原型就是例证-9。所以，虽然消费级产品容量增长看似平缓，但制程进步的红利正在通过不同方式传递给整个存储生态系统。
网友“技术小白”提问：经常听到HBM和普通DRAM有什么区别？为什么AI芯片比如GPU那么需要HBM？
简单来说，HBM是“高个子”，普通DRAM是“胖子”。传统DRAM通过在平面上增加面积来提升容量，而HBM通过垂直堆叠多个DRAM芯片来提升带宽和能效-9。
AI芯片对内存的需求非常特殊：需要极高的数据传输带宽。传统架构中，数据需要在处理器和内存之间来回搬运，形成“内存墙”瓶颈。HBM通过3D堆叠和硅通孔技术，将内存尽可能靠近处理器，大幅提升带宽-9。
HBM的堆叠设计让它在有限的空间内实现超大带宽。SK海力士已出样HBM4，三星也计划年底量产-9。这种高带宽特性对于处理AI工作负载至关重要，特别是大规模矩阵运算需要快速存取海量数据。
另一个关键是能效。AI训练消耗大量电力，内存系统的能效直接影响整体功耗。HBM的短距离互联特性减少了数据传输能耗。随着AI模型参数增长到千亿甚至万亿级别，HBM几乎成为高端AI芯片的唯一选择。
未来HBM技术将继续演进，从目前的堆叠式向晶圆对晶圆键合发展，进一步提性能和集成度-9。这不仅是技术竞赛，更是AI时代的基础设施竞争。
网友“行业观察者”提问：中国存储厂商在DRAM领域现状如何？要实现真正的国产突破面临哪些主要挑战？
中国存储企业在DRAM领域确实在快速进步，已实现DDR和LPDDR品类的多个突破-6。但要实现全面国产化，仍需跨越几道显著门槛。
第一道是器件物理的基础差异。DRAM基于1T1C架构，核心挑战在于制造高深宽比电容，需要精密控制漏电流-6。这与NAND闪存的制造工艺有很大不同，需要重新建立完整工艺体系。
第二是生产线设备配置完全不同。DRAM生产需要更多高端光刻机和原子层沉积设备，而NAND产线则侧重深孔刻蚀-6。转型所需的设备投资巨大，调试周期也很长。
第三是封装技术的挑战。HBM制造需要芯片对晶圆的堆叠技术和硅通孔工艺，这与NAND领域使用的晶圆对晶圆键合技术路径不同-6。
最后是生态验证的长周期。存储芯片特别是HBM需要与GPU/ASIC厂商深度协同设计，新进入者获得认证通常需要18-24个月-6。
尽管如此，中国企业在特定领域已有进展，如兆易创新旗下公司已在AI手机、AI PC等领域拓展客户-9。国产突破是系统工程，需要长期坚持和全产业链协同，但每一步进展都为最终自主可控奠定基础。
