一块指甲盖大小的芯片里，藏着上百亿个存储单元，而承载这一切的基石正在经历一场从幕后到台前的身份革命。
当你点开手机应用或电脑程序，数据在DRAM中高速流转，你可能从未想过，这一切的物理基础——那片承载电路的“地基”——正在经历一场静默的技术风暴。
这块被称为DRAM衬底的硅片，正从单纯的承载平台，转变为决定内存性能、密度乃至未来形态的关键角色-1。
DRAM，动态随机存取存储器，是现代计算设备中不可或缺的“工作记忆”。其基本单元由一个晶体管和一个电容器组成，通过电容器是否储存电荷来表示“0”或“1”-1。
在很长一段时间里，DRAM衬底就是一块平整的硅片，工程师在上面制作晶体管和电容器。但随着技术进步，这块“地基”的角色正在发生变化。
传统DRAM采用平面结构，所有元件都制作在硅片表面。随着制程微缩至10纳米以下，电容体积已经缩小到惊人的10立方纳米，只能存储不足100个电子-2。
这种情况下，数据保存时间从10毫秒缩短到不足1毫秒，设备需要更频繁地刷新数据，功耗自然就上去了。
当平面微缩接近物理极限，行业将目光投向了第三个维度。3D DRAM的概念应运而生——不再仅仅在平面上缩小元件尺寸，而是像建摩天大楼一样，在垂直方向上堆叠存储单元-2。
imec与根特大学的联合团队在这方面取得了突破性进展，他们在300毫米硅晶圆上外延生长出120层硅/硅锗叠层结构-2。
这个成就是怎么实现的？他们引入碳元素作为“应力调节剂”，减轻了不同材料层之间的应力问题。这个巧妙的解决方案使晶圆翘曲度降至8微米，满足了后续光刻工艺的要求-2。
随着3D堆叠成为趋势，DRAM衬底的材料也在经历革新。三星电子提出了“Cell-on-Peri”架构，将存储单元堆叠在周边电路之上-9。
这一架构需要使用能承受高温工艺的材料，三星开发了基于非晶铟镓氧化物的高耐热晶体管，可承受高达550摄氏度的工艺温度-9。
复旦大学万景团队则走了一条不同路径，他们发明了单晶体管无电容结构的DRAM单元，将电荷存储在FD-SOI的埋氧层与衬底界面-10。
这种称为IS-DRAM的设计，通过界面耦合效应直接读取存储状态，无需传统的外部放大器，简化了结构，提高了集成度。
从平面到3D的转变，给制造工艺带来了前所未有的挑战。ALD技术因此变得至关重要-7。
在3D DRAM制造中，原子层沉积技术需要以原子级精度在复杂三维结构上均匀覆盖材料，这对工艺控制提出了极高要求-7。
特别是当堆叠层数达到120层甚至更高时，如何在每一层都保持一致的性能和均匀性，是量产道路上必须克服的障碍-2。
SK海力士在IEEE VLSI 2025上展示了未来30年的DRAM技术路线图，特别强调了4F²垂直栅极平台和3D DRAM技术将应用于10纳米级及以下的工艺-4。
随着AI应用对内存容量和带宽的需求呈爆炸式增长，DRAM技术的创新步伐正在加快。传统DRAM面临容量瓶颈，训练一个万亿参数模型可能需要10TB内存，这需要数百颗传统DRAM芯片-2。
而3D DRAM的高密度特性可能改变这一局面。imec团队的研究显示，120层叠层结构的良率已达85%，接近商用要求-2。
一些行业观察家预测，3D DRAM有望在2027年左右实现量产，到2030年可能占据DRAM市场30%的份额-2。
与此同时，ULTRARAM等新兴内存技术也在发展，试图结合DRAM的速度和NAND的非易失性-3。这些技术可能与传统DRAM形成互补或竞争关系。
DRAM衬底的技术革命正从实验室走向生产线，三星的CoP架构与高耐热氧化物晶体管方案已瞄准10纳米以下的0a、0b世代-9。
SK海力士的4F²垂直栅极平台正在重新定义DRAM单元密度极限-4。当3D堆叠不再是图纸上的概念，那些承载百层存储单元的衬底，正悄悄重塑着每一台智能设备的记忆核心。
网友“芯片爱好者”提问： 看了文章很感兴趣，想了解一下目前3D DRAM衬底使用的Si/SiGe材料和传统硅衬底相比，除了能堆更多层，还有哪些实际优势？这对我们普通消费者使用的设备有什么具体影响？
回答：这位朋友提了个很实际的问题！Si/SiGe材料在3D DRAM中的应用确实不只是“能堆更高”那么简单。从技术角度看，SiGe（硅锗）的载流子迁移率比纯硅要高，这意味着电子在材料中移动更快，理论上可以提升内存的读写速度-2。
更实际的优势在于能效。imec的研究表明，通过碳元素掺杂的Si/SiGe叠层结构，能够显著降低层间应力，减少晶格缺陷-2。这意味着制造出的内存芯片品质更稳定，漏电更少。
对于普通消费者来说，最直接的影响可能体现在未来几年购买电子设备时：一是设备续航可能更持久，因为更高效的DRAM意味着更低的功耗；二是高性能应用（如手机上的大型游戏、AI功能）会更流畅，因为内存带宽和容量提升后，能够同时处理更多数据。
举个例子，未来搭载3D DRAM的手机可能在后台保持更多应用活跃而不卡顿，或者拍摄高分辨率视频时更少出现读写延迟。虽然这些技术目前还在向量产推进，但一旦成熟，将从底层改变设备的性能体验。
网友“科技观察者”提问： 文中提到了ALD技术对3D DRAM制造很重要，能不能通俗点解释为什么这项技术如此关键？另外，除了imec和三星，其他厂商像美光、长江存储在3D DRAM衬底技术上有哪些进展？
回答：您点出了3D DRAM制造的核心挑战！ALD（原子层沉积）技术之所以关键，可以把它想象成“纳米级喷涂工艺”。当要在120层复杂三维结构上均匀覆盖材料时，传统方法就像用粗刷子涂油漆，难免有些角落覆盖不到或厚度不均-7。
而ALD则像使用分子级的喷雾，能够以单原子层的精度，在每一个表面——无论是平面、侧面还是凹陷处——均匀覆盖材料-7。这对于确保每一层存储单元性能一致至关重要，特别是当堆叠层数越来越多时。
关于其他厂商的进展，根据公开信息，SK海力士已经展示了明确的3D DRAM技术路线图，计划将4F²垂直栅极平台与3D技术结合-4。美光虽然在这波公开信息中提及较少，但作为全球主要DRAM供应商之一，肯定有相关研发。
中国厂商方面，复旦大学团队在新型DRAM结构上的创新值得一提，他们开发的IS-DRAM使用FD-SOI技术，创造性地将电荷存储在埋氧层与衬底界面-10。这种设计避免了传统电容的制造难题，为DRAM架构提供了新思路。
总体而言，3D DRAM的竞赛已经开启，各家厂商从不同技术路径探索突破传统 scaling 限制的方法，这场竞赛的结果将决定未来十年内存市场的格局。
网友“硬件工程师”提问： 作为一名从业者，我比较关心量产问题。文中所说的120层Si/SiGe叠层良率达到85%，这个数据在业内算什么水平？要实现真正量产，除了层数和良率，还需要克服哪些技术障碍？
回答：同行好！您问的非常专业。首先，85%的良率对于120层Si/SiGe叠层实验成果来说，已经是非常令人鼓舞的数据-2。在研发阶段，这种复杂结构的初期良率往往只有个位数甚至更低，imec团队通过碳掺杂技术将良率提升到85%，确实标志着技术向可行性迈出了一大步。
但要实现真正量产，还需要跨越几个关键障碍：一是均匀性控制，确保每一层、每一片晶圆、每一批生产都保持稳定性能；二是垂直互连问题，需要在百层结构中制作高质量的通孔连接各层，这要求极高的刻蚀和填充技术；三是热管理，3D堆叠结构散热更加困难，需要新材料和设计来应对。
另外，成本效益也是量产必须考虑的因素。即使技术可行，如果制造成本过高，市场也难以接受。imec团队提到他们正在优化通孔工艺，目标是将通孔直径从100纳米缩小至50纳米-2，这既能提高连接密度，也能降低成本。
从实验室到工厂，从来都不是简单的放大复制，而是需要解决一系列工程化挑战。但考虑到AI等应用对高密度内存的迫切需求，业内对克服这些障碍持相对乐观态度，预计未来几年会有更多突破。
