在长江存储的实验室里，工程师们正将存储单元像建造摩天大楼一样层层叠加，这些比头发丝还细的垂直通道中，电荷正以纳米级的精度被捕获和释放。
如今，主流厂商推出的3D NAND闪存芯片已超过300层，研究人员的目标是在2030年前将这一数字推至1000层-1。
这场存储技术的垂直竞赛背后，是AI时代数据爆炸的迫切需求。从智能手机到数据中心，再到汽车和物联网设备，存储层数的增加意味着每比特成本的降低和存储密度的提升。
从平面到立体的存储革命并非一蹴而就。早期2D NAND闪存通过在单层硅片上缩小晶体管尺寸来提高密度，但随着制程逼近物理极限，单元间的干扰问题变得难以控制-5。
二维存储的瓶颈在2013年被打破，三星电子率先量产了世界首款24层3D NAND-9。这一转变不仅是层数的增加，更是整个制造工艺的范式转移——从以光刻为主导的平面微缩技术，转向以刻蚀为核心的三维集成技术。
电荷陷阱单元取代浮栅晶体管成为关键技术转折点。浮栅技术将电荷存储在导体中，而电荷陷阱单元则将电荷存储在绝缘体中-1。
这一转变降低了存储单元之间的静电耦合，为更密集的单元排列铺平了道路。
随着层数不断增加，技术挑战也日益严峻。在30微米厚的堆叠层中保持字线直径基本一致，成为工艺上的巨大挑战-1。
堆叠超过300层的3D NAND闪存芯片要求极高的沉积均匀性和深孔刻蚀精度。物理规律开始显现制约：当字线层厚度减小，栅极对沟道的控制能力减弱，不同单元间的静电耦合增强-1。
更棘手的是横向电荷迁移问题。随着单元垂直尺寸缩小，存储单元内部捕获的电荷更容易从氮化硅层中迁移出来，直接影响数据长期保持能力-1。这些挑战促使半导体企业寻找创新解决方案。
面对垂直扩展的挑战，产业界提出了多种创新架构。CBA技术将存储阵列和外围电路分开制造，然后通过混合键合技术连接-3。
这种分离制造的方法使双方都能优化工艺，不仅提高了性能，还缩短了生产时间。实测显示，采用CBA架构的第八代BiCS FLASH写入性能提高了20%，读取速度提高了10%，而写入时的耗电量减少了30%-3。
另一项突破是气隙集成技术。imec在2025年IEEE国际存储器研讨会上提出了一种独特方案，能在字线之间精确控制气隙位置-1。这些气隙的介电常数低于栅极间介质，有效降低了存储单元之间的静电耦合。
当前，3D NAND闪存的层数竞赛已进入白热化阶段。铠侠宣布其第十代BiCS FLASH将达到332层，预计2026年开始量产-10。
这一技术突破使单位面积存储容量提升59%，数据传输速度改善33%，同时能耗降低-10。
SK海力士则推出了321层QLC 3D NAND技术，采用6平面设计，使数据传输速度提升一倍，写入速度提高56%-8。
这些高堆叠层数的3D NAND闪存芯片主要面向AI数据中心和企业级SSD市场。单个封装内堆叠32个芯片，就能实现8TB容量；多芯片组合则可构建高达256TB的企业级SSD-3。
AI技术的蓬勃发展正在重塑存储市场格局。到2026年，AI相关应用对NAND闪存的需求量有望达到数万亿GB，年复合增长率超过20%-7。
AI训练和推理需要处理海量参数，对存储带宽和容量提出极高要求。例如，智能汽车每天产生的数据量可达4TB，而大型语言模型的参数规模已突破万亿级别-7。
这种需求推动着存储技术向更高性能发展。HBF架构应运而生，它融合了3D NAND闪存和HBM的特性，专门为AI推理工作负载设计-4。
HBF能在提供与HBM相当带宽的同时，以相似成本提供高达8-16倍的容量-4。
未来几年，3D NAND技术将沿着多条路径继续演进。除了继续增加堆叠层数，行业还在探索“单元堆叠”技术，即将多个闪存器件彼此堆叠，以增加总层数-1。
层叠技术允许企业分步骤制造存储单元，例如先组装250层存储单元，然后将四层堆叠成1000层的芯片-1。这种方法降低了制造难度和成本。
同时，材料工程正成为提升可靠性的关键。研究人员正在探索新型沟道材料和高κ介质材料，以提高单元电流和减少电荷损失-9。
一些企业甚至开始研究非电荷基的新型存储技术，作为3D NAND的潜在替代方案-9。
当铠侠的工程师在岩手县北上工厂调试332层NAND生产线时，SK海力士的321层QLC芯片已经准备出货。这场存储层的竞赛，胜者将赢得通往ZB级数据时代的门票。
随着堆叠层数逼近500层，工厂车间的空气净化系统必须过滤掉比以往更多的微粒。技术员站在黄色光刻机前，注视着硅片上一层层生长的存储单元，它们最终将成为支撑某个AI模型记忆的物理基础。
